JPS6074023A - 変数チエツク方式 - Google Patents
変数チエツク方式Info
- Publication number
- JPS6074023A JPS6074023A JP58181936A JP18193683A JPS6074023A JP S6074023 A JPS6074023 A JP S6074023A JP 58181936 A JP58181936 A JP 58181936A JP 18193683 A JP18193683 A JP 18193683A JP S6074023 A JPS6074023 A JP S6074023A
- Authority
- JP
- Japan
- Prior art keywords
- variable
- range
- pointer
- address
- register
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30021—Compare instructions, e.g. Greater-Than, Equal-To, MINMAX
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（づ）発明の技術分野
本発明は変数チェック方式に係り、特にプログラム中で
処理される変数が所定の変数範囲内にあるか否かをハー
ド的にチェノ々する変数チェック方式に関する。
処理される変数が所定の変数範囲内にあるか否かをハー
ド的にチェノ々する変数チェック方式に関する。
（（１１技術の背景
電子計算機で変数の処理を行なう場合がある。
その処理結果が所巻数のピント、例えば１６ビツトから
成る変数である場合の変数が取り１ηる範囲は予め決め
られ、その範囲を超えたときハード的にオーバーフロー
又はアンダーフローを検出しているが、そのような変数
が取るべき値の範囲は決まっている場合が多く、その範
囲は狭く、又変数により異なる。
成る変数である場合の変数が取り１ηる範囲は予め決め
られ、その範囲を超えたときハード的にオーバーフロー
又はアンダーフローを検出しているが、そのような変数
が取るべき値の範囲は決まっている場合が多く、その範
囲は狭く、又変数により異なる。
このようなことから、従来においてはそのような変数の
範囲のチェックをソフト的に行なう技法１が採られてい
る。
範囲のチェックをソフト的に行なう技法１が採られてい
る。
しかしながら、ソフト的な方式にはそれ特自の問題があ
って必ずしも最良の手段とは云えず、これを解決するに
足りる技術手段の開発が要望されている。
って必ずしも最良の手段とは云えず、これを解決するに
足りる技術手段の開発が要望されている。
（ハ）従来技術゛と問題点
変数の範囲をソフト的呻ヂエノクするためには、チＬツ
ク用の判定文をプログラムの中に挿入しなりればならな
い。この手段はすっきりとした分り易いプログラムの作
成を阻杏するし、又コンパイル時に′１′す定文を自動
的に挿入するようなコンパイラを利用したとしても、オ
ブジェクトプログラムの増大、実行速度の低下を誘発す
る。
ク用の判定文をプログラムの中に挿入しなりればならな
い。この手段はすっきりとした分り易いプログラムの作
成を阻杏するし、又コンパイル時に′１′す定文を自動
的に挿入するようなコンパイラを利用したとしても、オ
ブジェクトプログラムの増大、実行速度の低下を誘発す
る。
（ニ）発明の目的
本発明の目的は一］二注したような従来方式の有する欠
点に鑑のて創案されたもので、その目的は変数が取るべ
き値の範囲をハード的に行ない得ることにより従来のよ
うな判定文の挿入の必要性を除去し、分かり易く効率の
良いプログラミングを可能にする変数チェック方式を提
供することにある。
点に鑑のて創案されたもので、その目的は変数が取るべ
き値の範囲をハード的に行ない得ることにより従来のよ
うな判定文の挿入の必要性を除去し、分かり易く効率の
良いプログラミングを可能にする変数チェック方式を提
供することにある。
Ｏｆ・）発明の構成
そして、この目的達成のため、本発明方式は変数が取る
べき値の範囲を格納する変数範囲格納テーブルと、変数
を格納するメモリ内の変数のアドレスと所定の対応関係
を有し、」二記変数範囲格納テーブル中の１つの変数範
囲格納位置を指示するポインタを格納するポインタテー
ブルと、比較回路とを備え、−上記メモリの成るアドレ
スに変数を格納−けんとしてその成るアドレスを取って
きたときそのアドレスに対応するポインタチーフルのポ
インタが示す変数範囲格納位置の変数範囲に対し上記格
納せんとする変数が呈する関係を上記比較回路でチェッ
クするようにしたものである。
べき値の範囲を格納する変数範囲格納テーブルと、変数
を格納するメモリ内の変数のアドレスと所定の対応関係
を有し、」二記変数範囲格納テーブル中の１つの変数範
囲格納位置を指示するポインタを格納するポインタテー
ブルと、比較回路とを備え、−上記メモリの成るアドレ
スに変数を格納−けんとしてその成るアドレスを取って
きたときそのアドレスに対応するポインタチーフルのポ
インタが示す変数範囲格納位置の変数範囲に対し上記格
納せんとする変数が呈する関係を上記比較回路でチェッ
クするようにしたものである。
（へ）発明の実施例
以下、添付図面を参照して本発明の詳細な説明する。
添イ」図面は本発明の一実施例を示す。Ｉは変数を格納
するメモリであり、２はメモリｊに格納される変数のア
ドレスと所定の対応関係例えは１対ｌの対応関係にあっ
て、ｔ＆述する変数範囲格納位置を指示するポインタを
格納するポインタテーブルである。３は変数が取るべき
値の範囲を格納し、」二連ポインタによってその範囲が
読み出される変数範囲格納テーブルである。なお、テー
ブル；３はテーブル１．２と１対１の対応にはない。従
って、テーブル３の大きさく長さ）はテーブル１．．２
と異なる大きさくテーブル１．２より小さい（短い））
にした方がよい。４はテーブル３の出力に接続されたレ
ジスタであり、このレジスタ４は比較１０１路５の一力
の入力に接続されている。
するメモリであり、２はメモリｊに格納される変数のア
ドレスと所定の対応関係例えは１対ｌの対応関係にあっ
て、ｔ＆述する変数範囲格納位置を指示するポインタを
格納するポインタテーブルである。３は変数が取るべき
値の範囲を格納し、」二連ポインタによってその範囲が
読み出される変数範囲格納テーブルである。なお、テー
ブル；３はテーブル１．２と１対１の対応にはない。従
って、テーブル３の大きさく長さ）はテーブル１．．２
と異なる大きさくテーブル１．２より小さい（短い））
にした方がよい。４はテーブル３の出力に接続されたレ
ジスタであり、このレジスタ４は比較１０１路５の一力
の入力に接続されている。
６は人力ｘ、ｙを有する算術論理演算ユニット（以下、
Ａ Ｌ Ｕと略称する。）で、その出力はレジスタ７へ
トド続されている。レジスタ７の出力は比較回路５の他
方の入力へ接続されている。
Ａ Ｌ Ｕと略称する。）で、その出力はレジスタ７へ
トド続されている。レジスタ７の出力は比較回路５の他
方の入力へ接続されている。
次に、上述構成の下での変数のチェック態様を説明する
。
。
変数が取るべき値の範囲はプログラミング言語で定義で
きる場合にはプログラム中で指定し、変数範囲格納テー
ブル３に格納し、その範囲を指示しｊ′７るポインタが
ポインクチ−プル２に格納される。
きる場合にはプログラム中で指定し、変数範囲格納テー
ブル３に格納し、その範囲を指示しｊ′７るポインタが
ポインクチ−プル２に格納される。
そして、演算命令が実行された後、その演算結果を格納
しようとして、その格納せんとするメモリ１のアドレス
を取っζ来たときそのアドレスに対応するポインタがポ
インクチ−プル２から読み出される。そのポインタによ
って変数範囲格納テーブル３がアクセスされ、ポインタ
が指示する変数範囲がテーブル３から読み出されレジス
タ４に置かれ、そして比較回路５へ供給される。
しようとして、その格納せんとするメモリ１のアドレス
を取っζ来たときそのアドレスに対応するポインタがポ
インクチ−プル２から読み出される。そのポインタによ
って変数範囲格納テーブル３がアクセスされ、ポインタ
が指示する変数範囲がテーブル３から読み出されレジス
タ４に置かれ、そして比較回路５へ供給される。
一方、上述の実行された演算命令の演算結果はＡＬＵ６
から出力されてレジスタ７に置かれ、そして比較回路５
へ供給されて演算結果である変数がそれを格納せんとす
るアドレスで許容される変数範囲内にあるか否か、即ち
オーバーフロー又はアンダーフローが生ずるか否かがチ
ェックされる。
から出力されてレジスタ７に置かれ、そして比較回路５
へ供給されて演算結果である変数がそれを格納せんとす
るアドレスで許容される変数範囲内にあるか否か、即ち
オーバーフロー又はアンダーフローが生ずるか否かがチ
ェックされる。
このようにして、どのような変数範囲をもつ変数でもハ
ード的にオーバーフロー又はアンダーフローが生ずるか
否かをチェックすることができる。
ード的にオーバーフロー又はアンダーフローが生ずるか
否かをチェックすることができる。
又、上述のようなチェックの要、不要を実行時に指定す
ることにより、チェックの不要時には一般の計算機と同
様の実行を遂行することが出来る。
ることにより、チェックの不要時には一般の計算機と同
様の実行を遂行することが出来る。
又、上述のところではプログラミング言語で変数の取る
べき値の範囲を定義できる場合について述べたが、その
定義ができない場合には、実行制御命令［ｃｏｎｔｒｏ
ｌ ｃａｒｄ （ｊｏｂ ｃａｒｄ） ）を用い−ζ実
行時に上述した定義と同等の機能を住ぜしめるようにす
ることも出来る。
べき値の範囲を定義できる場合について述べたが、その
定義ができない場合には、実行制御命令［ｃｏｎｔｒｏ
ｌ ｃａｒｄ （ｊｏｂ ｃａｒｄ） ）を用い−ζ実
行時に上述した定義と同等の機能を住ぜしめるようにす
ることも出来る。
（（）発明のｖノ果
ツ上述べたところから明らかなように、本発明によれば
、 ０）変数が取る値の範囲を実行時にハードウェアで自動
的にチェックすることが出来る、（秒従って、プログラ
ムにチェック用の判定文を挿入Ｊる・ν・要件がなくな
り、分かり易く、効率的なプト１グラミングを可能にし
、 （３）オブシ、γ−りドブｌ：１グラムのサイズの増大
、実行速度の低下を防止し得る、等の効果が得られる。
、 ０）変数が取る値の範囲を実行時にハードウェアで自動
的にチェックすることが出来る、（秒従って、プログラ
ムにチェック用の判定文を挿入Ｊる・ν・要件がなくな
り、分かり易く、効率的なプト１グラミングを可能にし
、 （３）オブシ、γ−りドブｌ：１グラムのサイズの増大
、実行速度の低下を防止し得る、等の効果が得られる。
添イく１図面は本発明の一実施例を示す図である。
し１中、１はメモリ、２ばポインタテーブル、３は変数
範囲格納テーブル、４．７はレジスタ、６はＡ Ｌ ｔ
Ｊ、５は比較回路である。 特許出願人 富士通株式会社 代理人 弁 理 士 検問 宏四翔
範囲格納テーブル、４．７はレジスタ、６はＡ Ｌ ｔ
Ｊ、５は比較回路である。 特許出願人 富士通株式会社 代理人 弁 理 士 検問 宏四翔
Claims (1)
- 変数が取るべき値の範囲を格納する変数範囲格納テーブ
ルと、変数を格納するメモリ内の変数のアドレスと所定
の対応関係を有し、上記変数範囲格納テーブル中の１つ
の変数範囲格納位置を指示するボンイタを格納するポイ
ンタテーブルと、比較回路とを備え、上記メモリの成る
アドレスに変数を格納せんとしてその成るアドレスを取
ってきたときそのアドレスに対応するポインクチ−プル
のポインタが示す変数範囲格納位置の変数範囲に対し上
記格納せんとする変数が呈する関係を上記比較回路でチ
ェックするようにしたことを特徴とする変数チェック方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181936A JPS6074023A (ja) | 1983-09-30 | 1983-09-30 | 変数チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181936A JPS6074023A (ja) | 1983-09-30 | 1983-09-30 | 変数チエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074023A true JPS6074023A (ja) | 1985-04-26 |
Family
ID=16109482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181936A Pending JPS6074023A (ja) | 1983-09-30 | 1983-09-30 | 変数チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249164A (ja) * | 1995-03-15 | 1996-09-27 | Nec Corp | 入力チェック方式 |
-
1983
- 1983-09-30 JP JP58181936A patent/JPS6074023A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249164A (ja) * | 1995-03-15 | 1996-09-27 | Nec Corp | 入力チェック方式 |
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