JPS6074477A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6074477A JPS6074477A JP58181140A JP18114083A JPS6074477A JP S6074477 A JPS6074477 A JP S6074477A JP 58181140 A JP58181140 A JP 58181140A JP 18114083 A JP18114083 A JP 18114083A JP S6074477 A JPS6074477 A JP S6074477A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（ａｌ 発明の技術分野
本発明は２チラル・バイポーラｔ・ジ／ジスク及びその
製造方法に係り、特に拡散自己整合（１） １ｒ −ｆ
ｕｓｉｏｎ−８ｃｌｆ−ＡＩＪ’ｉｇ＋旬により形成さ
れるラテラル・バイポーラトランジスタ及びその製造方
法に関する。 （ｂ） 技術の背景 ラテラル・バイポーラトランジスタは基板をベースとし
、エミッタとコレクタ゛をその表面に形成したものであ
る。従って１ランジスク動作も横方向になるのでラテラ
ル（横方向）トランジスタと呼ばれている。この構造の
利点は、−導電型のパイボー２トランジスタを主として
用いて形成されるＩＣに２．必要な逆導電型トランジス
タを形成すること、更にＭＩＳ）ジンゾスタを用いて形
成されるＩＣに、必要なバイポーラトランジスタを形成
すること等を容易ならしめたことにある。 （Ｃ）従来技術と問題点 しかし従来のシチジル・パイボーラトシンジ；１りは、
第１図に示す模式断面図のように、半導体基板Ｓの一部
に分離形成された例えはＰ型ベース領域Ｂの上面部にＩ
＋’ 、＄型エミ・ツタ領域Ｅｔｌｌ！：ｎ”ｐｙＪコ
レクタ領域Ｃとが所定の間隔て並んで配設される構造で
あったために、エミッタ領域Ｅからのキャリヤ（ｅ’−
＋９注入はコ
製造方法に係り、特に拡散自己整合（１） １ｒ −ｆ
ｕｓｉｏｎ−８ｃｌｆ−ＡＩＪ’ｉｇ＋旬により形成さ
れるラテラル・バイポーラトランジスタ及びその製造方
法に関する。 （ｂ） 技術の背景 ラテラル・バイポーラトランジスタは基板をベースとし
、エミッタとコレクタ゛をその表面に形成したものであ
る。従って１ランジスク動作も横方向になるのでラテラ
ル（横方向）トランジスタと呼ばれている。この構造の
利点は、−導電型のパイボー２トランジスタを主として
用いて形成されるＩＣに２．必要な逆導電型トランジス
タを形成すること、更にＭＩＳ）ジンゾスタを用いて形
成されるＩＣに、必要なバイポーラトランジスタを形成
すること等を容易ならしめたことにある。 （Ｃ）従来技術と問題点 しかし従来のシチジル・パイボーラトシンジ；１りは、
第１図に示す模式断面図のように、半導体基板Ｓの一部
に分離形成された例えはＰ型ベース領域Ｂの上面部にＩ
＋’ 、＄型エミ・ツタ領域Ｅｔｌｌ！：ｎ”ｐｙＪコ
レクタ領域Ｃとが所定の間隔て並んで配設される構造で
あったために、エミッタ領域Ｅからのキャリヤ（ｅ’−
＋９注入はコ
【／フタ領域Ｃに向う方向以外ｌこもなさ
れ、コレクタ領域Ｃに向う方向に注入されるキャリヤ以
外の大部分のキトリヤｆ；ｔ、、Ｔ−ミッタ領域に到達
せずにベース領域Ｂ内ζこ於て再結合によって失われて
いた、従って従来（ハシチラルトランジスタには、キャ
リヤの￥’６ｉ送効率炉効率電流増幅率が大きくとれな
いとい一〕欠点があ−・た１、又ベース領域Ｂと基板Ｓ
との間の接合容ｆｉが大きく、スイッチング速度が低下
するいう欠点もあった。そこで３ＱＪ （Ｓｉ ｌ １
ｃＯ１Ｉ Ｑｌｌ ｌｌｌ５旧；１ｔｏｒ）基板上に該
ラテラルトランジスタを描成することにより、ベース領
域の寄生容量を除去し、且つ前記エミッタ領域及びコレ
クタ領域より］に位置するベース領域を取り除くことに
よ−フてキャリ・ヤの輸送効率を高める構造が考えられ
た。しかしこの構造に於てはベース電極をベース領域の
上面から導出しなければならないので、該電極の導出を
３＋′＋１゜常のように電極コンタクト窓を介して行っ
た際にはエミッタ領域とコレクタ領域間の距離即ノ：１
べ・−ス幅が大幅に広がり電流増幅率か低下しで使いも
のにならない。 そこで提案されたのが第２図に示す模式断面図のように
、ＳＯＩ基板の単結晶シリコン層領域３を均一な不純物
濃度を有する例えばＰ型ベース領域４となし、該ベース
領域４のほぼ中央部上に７オトリソグラフイ技術を用い
°Ｃベース電極５を形成し、該ベース電極５をマスクに
し不純物のイオン注入を行うことにより該Ｐ型ベース領
域４内に該ベース電極５に整合し且つベース領域４の底
部に達するｎ十型エミッタ領域６及びｎ＋手型コレクタ
領域７を形成してなる構造であった。（図中。 １は絶縁物基体、２は分離絶縁膜）しかし該従来構造に
於ては、ベース幅はベース電極５を形成する際のフォ）
ＩＪソグラフィ技術の限界寸法（２Ｃ＃ｍ〕程度）に
よって制限されるのでベース幅を極端に狭めることがで
きない。そして通常ベース領域４の深さは０．４〜０５
〔μｍ〕程度に形成されるのでこのように浅く（薄く）
且つ前記のように広い幅を持ったベース領域の場合、該
ベース領域４を移動するキャリヤの上下界面に於ける再
結合が利いて来る。 これらの点から該従来のラテラル・バイポーラトランジ
スタに於ては１通常の縦形のバイポーラトランジスタに
近い大きさの電流増幅率が期待できず、且つ上記リソグ
ラフィ技術の精度によって電流増幅率の値が大きく変動
する七いう問題もあった。 （ｄｌ 発明の目的 そこで本発明に於ては、ベース電極ｌこ多結晶／リコン
等の高温に耐え得る電極材料を使用し、ベース領域及び
エミッタ領域の形成に当って、ベース電極の側面若しく
は該ベース電極の側面に被着させた絶縁膜によって画定
されるバター７エツジを利用し、該パターンエツジに整
合させてＰ型不純物及びｎ型不純物を導入し、且つ熱拡
散手段によりベース領域を形成する例えはＰ型不純物を
より奥へ拡散させることによりベース幅をサブミクロン
寸法で精度よく規定するいわゆる拡散自己整合（Ｄｉｆ
ｆｕｓｉｏｎ Ｓｅｌｆ−４１ｉｇｎ）型のラテラル・
バイポーラトランジスタ及びその製造方法を提供するも
のであり２その目的とするところはラテラル・バイポー
ラトランジスタの電流増幅率を高めると同時にその精度
を向上せしめ、半導体ＩＣの回路構成を容易ならしめる
ことにある。 （ｅ） 発明の構成 即ち本発明は絶縁物よりなる基体上の絶縁膜によって画
定された領域に、第１の一導電型半導体層、逆導電型半
導体層、第１の一導電型半導体層より低不純物濃度を有
する第２の一導電型半導体層及び ′ ゛ 塘≠瀞モわ
不飼吻−投饗を拍ｔｉ第３の一導電型半導体層を片側か
ら順番に有し、該逆導電型半導体層と第２の一導電型半
導体層の上部にこれら両層にまたがって接する逆導電型
の電極層が設けられてなることを特徴とする半導体装置
と、絶縁物基体上に画定分離された単結晶半導体層を設
け、該半導体層を均−ｔｊ−導電型となし、該−導電型
半導体層上に該−導電型半導体層を横切る帯状電極を形
成し、該電極の７方側に表出する該−導電型半導体層に
選択的に該電極側面若しくは該電極側面に配設した絶縁
膜の端面に整合させて逆導電型不純物を導入注入し。 該通導′Ｗｔ型不純物を拡散せしめて該−導電型半導体
層に該−導電型半導体層の底面に達し且つ該電極に向う
端面が該電極の直下領域に達する逆導電型拡散領域を形
成し、該逆導電型拡散領域と該電極の他方側に表出しＣ
いる一導電型半導体層に該電極のそれぞれの側面に配設
した絶縁膜の端面に整合させて一導電型不純物を導入し
、該−導電型不純物を拡散せしめて、該逆導電型拡散領
域内に該逆導電型拡散領域の底面に達し且つ該電極に向
う端面が該方向の電極側面に配設された絶縁膜の直下領
域に達する一導電型拡散領域を、該−導電型半導体層に
該−導電型半導体層の底面に達し月つ該電極ζこ向う端
面が該方向の電極側面に配設された絶縁膜の直下領域に
達する一導電型拡散領域をそれぞれ形成し、しかる後肢
電極に逆導電型を付与する工程を有することを特徴とす
る半導体装置の製造方法に関するものである。 （ｆ） 発明の実施例 以下本発明を実施例について１図を用いＣ説明する。 第３図は本発明の２チラル・バイボーラトランジスクの
一実施例に於ける要部を示ヂ模式上面図（イ）及び模式
断面図（ロ）で、第４図（イ）乃至（ヌノ及び第５図（
イ）乃主に）は本発明の製造方法に於ける異なる一実施
例の工程断面図である。なお上記第４図及び第５図に於
て同一部位は回付刃で示づ一０本発明のラテラル・バイ
ポーラｉ−ン／ジスタは例えば第３図（イ）及び（ロ）
に示すよう）こ、シリジノ基板（図示せずン上に形成さ
れ７ご二酸化ノリコン（Ｓ１０２）膜よりなるＳ Ｉ０
２絶縁基俸１１土に素子間分離５１０２膜１２によっＣ
画定分離された厚さ０．４〜０．５〔μｍ’ｌ程度のｎ
型７９３７層よりなるｎ型コレクタ領域１３を有し、該
ｎ ｌＪリコレクタ領域１３上に、該コレクタ領域Ｊ３
に直に接し。 且つ該コレクタ領域１３を横切る幅１〜２〔μｍ〕程度
の例えばＰ１＋型多結晶シリコン（Ｓｌ ） よりＩＳ
るベース電極１４が配設され、該ベース電極１４の側面
に選択的に例えば厚さ０．６〜１〔μｍａｌ程度の化学
気相成長（ＣＶＤ）−８Ｉｏ、絶縁膜１５が配設され２
該ベース電極１４の一方側に表出するＩＩｎ型コレクタ
領域１３内、該方向の例え（Ａベース電極１４の側面に
形成されたＣＶＤ−５ｉｏ２絶縁膜１５の端面（パター
ンエツジ）に整合してＰ型不純物が導入され、且つ熱拡
散によつＣ縦方向が該コレクタ領域１３の底面に達し横
方向が該ベース電極１４の直下領域に達するように形成
されたＪ）型ベース領域１６を有し、該ベース領域１６
内に前記ベース領域形成の際に用いたＣＶＤ−８ｉ０２
絶縁膜１５の端面に整合しく７ｎ型不純物を導入し。 且つ熱拡散によって縦方向が該ベース領域１６の底面に
達し横方向が上記ｃｖｐ−ｓｉｏ□絶縁膜１５の直下領
域に達するように形成されたｎ゛十型エミンタ領域１７
を有し、該ベース電極１４の他方側に表出するｎ型コレ
クタ領域１３内に、該方向のベース電極側面のＣｖＩ）
−８ｉｎ、膜１３の端面に整合してｎ型不純物を導入し
、且つ熱拡散１こよって縦方向が該コレクタ領域１３の
底面に達し横方向が上記ＣＶＤ−８Ｉｏ、絶縁膜１５の
直下領域に達するようｔこ形成された０１矛型コレクタ
・コンタクト領域工８を有してなっている。 なお上記構造に於てベース電極１４はＰ型不純物が導入
された高融点金属若しくはその珪化物であってもよい３
．そしてＰ型不純物が導入されていることにより、該ベ
ース電極１４力伽型コレクタ領域１３上に直に接しても
２通常動作に於てベース・コレクタ間が短絡することは
ない。 父上記構造を形成する際、ベース領域１６を形成するＰ
型不純物はベース電極１４の側面に整合させて導入して
もよい。更に又ベース電極１４の側面に被着されるＣ
Ｖ ］’Ｊ絶縁膜は上記５Ｉ０２膜に限らない。 次に本発明のラテラル・バイポーラトランジスタを形成
する際の二種類の製造方法を、それぞれの一実施例につ
いて図を参照して説明する。 第４図（イ）参照 本発明のラテラル・バイポーラトランジスタを形成する
に際しては２例えばシリコン（Ｓｌ）基板（図示せず）
上の５ｉ０２膜よりなる絶縁基体２１上ｔこ０４〜０５
〔μｍ〕程度の厚さを有するノンドープ単結晶ＳｉＪ脅
２２が形成されてｆ、ｉるＳＯＩ 基板を用意し２例え
ば通常の選択酸化法（ＬＯＣＯ８法）を用いて該単結晶
８１層２２に素子形成領域を分離画定し、該単結晶Ｓ１
層２２の底部まで達する素子間分離Ｓ’０２膜２３を形
成した後、該単結晶Ｓｉ層２２に例えばりんイｌン（Ｐ
”’）をドーズ是−１０” （ａｔｍメメ］、加速エネ
ルギー８０ ＝ ］（＋１ Ｑ（ｅｖ：１程度の条件で
注入する。。 なおここて用（ハるＳＯＩ基板は、多結晶Ｓ１をレーザ
、電子ビーフ４．ランプ等で加熱溶融し７再結晶ぜしめ
たもの、Ｓｉ基板中に酸素イオン（０” ）を深くイオ
ン注入し、その後の熱処理で８１基板内部に５Ｉｏ２を
形成したもの、のいずれでもしく又ＳＯ８基板であって
もさしつかえハ′い。ｆｊお又ＳＯＩ、 ＳＯ８上に単
結晶８１層を更（（エビクー＼ノヤル成長しだらのでも
良い。 又該実施例では選択酸化によるＳ’０２膜２３膜上３て
素子間分離を行ったが、該素子間分離は素子形成領域以
外の領域の８１層を選択的に除去したエアーアイソレー
ンヨン構造であってもよい。 第４図（ロ）参照 次いで該基板を１，０５０〜１．１ ｉＪ ＯＣｃ ）
程匪の温度で３０〜６０分程贋熱処理し、前記注入りん
（Ｐ）を均一に再分布せしめて該単結晶Ｓｉ層と！】型
Ｓ ｉ層２２ｎとし１次いで該基板上に化学気相成長（
ＣＶＤ）法を用いて厚さＯ，＃１−０．５ （／Ｉ ｒ
ｏ ）程度のノンドープ多結晶Ｓ１層２４を形成し、更
に該多結晶８１層２４上にＣＶＤ法により厚さ０．２
（ｔｒ＋ｒ１〕程度のｓｉ、Ｎ、膜２５を形成する。 第４図（ハ）参照 次いでレジスト膜２６をマスクにし１．′す゛イドエツ
チングの少いエツチング手段２例えはりアクティブ・イ
オノエソナ／グ＜ １ｔ Ｉ Ｅ ＞法てＳ ’ ３Ｎ
４膜２５及び多結晶Ｓ’ ｈ２４を選択エツチングし。 上部にＳ’ｓＮｔ膜２５を有する多結晶ｓＩベース電極
２４Ｂを形成する。上記１えＩＥに於けるエンチング・
ガスはＳ夏ｓＮ＜に対しては四ふり化炭素（ＣＦ４ ン
等か、又多結晶Ｓ ＋に対しては四塩化炭素（ＣＣｌ２
．）等が用いられる。 第４図に）参照 次いでレジスト膜２６をｌｃｉ：去した後１０〜Ｄ法を
用いて該基板上に例えばＪｖ、さ１）＋１・−１〔）・
：ｒ１Ｎ’ｌ“度の５ｈｏ２膜２７を形成する。 第４図（ホ）参照 次いで基板面に対しＣ画伯方向にｔｖ−９） ７−ｙ
１７・１工ツチ／グ手段であるＲ Ｉ Ｅを用い前記Ｃ
：ＶＩ−ｊ−ｊａ’０２膜２７を上面から順次素子領域
（・、＋；；ｉ 面がしく出Ｊるま−（エンチング除去
する。これ１こＪ、１．７見掛り−に厚く形成されてい
た多結晶Ｓｉ ベース電極′、−１１の側面に、前記厚
さにほぼ等しい（１，６＝ Ｉ （／１１１１ Ｊ程度
０）ｍ （ＸＶ）を有するＣＶＪ）−：３ ＋０２股Ｚ
７が残留する。なお上記ＲＩＥ処理に於けるニッチ／り
・ガスにはｃｂ゛、、三ふっ化ツク” （Ｌ Ｊ＋ ！
・８）夜゛ンが用いられる。図中点線Ｓて示しフ、二の
はＲ」Ｊ・： ４ｇ、１．、ｆ）１！前のｃｖＤ−ｓｉ
ｏ２膜面である。 第４図（へ）参照 次いてベース電極２４１１カ一方の（ｉｌｌｌ即ちコレ
クタとなる側に表出しているｎ型（’＝ ｒ １帖２２
１１面をレジスト膜２８で選択的に覆った後、ベース１
１祇２４Ｂのもう一方の側に表出しＣいるｎ型Ｓ１層２
２１１面に、ベース電極２４Ｂの側面に形成されている
ＣＶＤ ５１０２膜２７の端面（パターン１−ノジンに
整合させてベースを形成するための不純物である硼素（
Ｊ３）のイオン注入を行う（Ｂトは硼素イオン）。注入
条件は１例えばドース量３ Ｘ Ｉ ０１“（ａｔｍ／
／７ａｌ、注入エネルギー３０（Ｋｅｙ：１程度である
。 第４図（ト）参照 次いでレジスト膜２８を除去した後１例えば１ρｂＯ〔
°０〕程度の温度で所定の時間熱処理を施し、前記注入
硼素（Ｂ）を拡散させてＰ型ベース領域２つを形成する
。なおこの拡散深さは２ Ｐ型領域７Ｊ”ｎ型Ｓ１層２
２ｎの底面ｌこ達し、且つ横方向に形成される接合がベ
ース電極２４Ｂの直ド領域内１こ形成される深さであっ
て、更に所望の増幅率に対応した値に選ばれる。ここで
は２例えばベース電極ｚ ４ Ｂ ノ側面Ｒ：形成され
ているＣ ＶＤ −Ｓ １０２ｉ２７の端面（パター／
エツジ）から横方向に２（、＋ｃ＋ｎ）程度の拡散深さ
にする。なおこのように拡散形成されたＰ型ベース領域
２９は前記ｃｖＤ−ｓＩｏｔ換２７のパター／エツジか
ら接合に向・う濃度分布を有している。 第４図（１）参照 次いでベース電極２４Ｉ３のそれぞれの側面１・こ形成
されているＣＶＤ −Ｓ ’ Ｏｔ膜２７ ｉＣ％ ’
？Ｓ’ ｃ！ −１’： ”−。 該ベース電極２４Ｂの一方の側に表出しＣ−いるＩＪ型
ベース領域２９面及び他方の側に表出し′Ｃいるｎ型Ｓ
’ Ｉｎ ２２ ｎ面に、エミッタ及υＪレクタ・コン
タクトとなるＮ型不純物例えばりん（Ｐ）を高濃度にイ
対／注入しくＩ〕１はりんイメ／）１次いで例えは９５
０〜１．０ （ｌ Ｏ（’０ ：ｌ程度の偏成０づｉ定
（］）時間熱処理を行い注入されたりん（Ｐ）を拡散さ
せ−ｃ、ｐｍベース領域２９内にＩＩ” ｄ型エミッタ
領域３０を、コレクタ領域とｆ４るｎ型ｓｉ ＩＭ ２
２ ｎ内ζこｎ″ｄ〜型コレクタ・コノタクト領域３１
をそれぞれ形成する。なおここて前記りんのイメ／注入
条件は２例えばドース５．５ ｘ ］、 Ｑ Ｉｎｌ
（ａｔ ＩＩｙｕｄ ］。 注入エネルギー６０（Ｋｃｖ）程度とする。又該りんの
拡散深さは、ベース領域２９の底面にぷし力。 つ横方向に形成される接合かＣＶ’Ｄ ’−Ｓ Ｉ Ｏ
□膜２７の直下領域内（ベース電極に接してはならない
）ｌこ形成される深さに選ばれ、ここではｃｖｏ−ｓｉ
ｏ２膜２７のパターンエツジから例えばＯ１５〔μ＋ｎ
］程度とする。なお前記のようにベース領域２９の深さ
は該パターンエツジから２〔μｍ〕程度に形成されてい
るのでベース幅ｗｎは１．５〔μｍ〕となる。 第４図（Ｉ刀参照 次いで多結晶８１ペース電極２４Ｂ上のＳ’３ Ｎ４膜
２５をりん酸（Ｈ３ＰＯ４＞ ボイル等の方法で除去し
１次いで該多結晶ＳＩベース電極２４ＢにＰ型不純物例
えば硼素（Ｂ）をイオン注入する（Ｂ゛十は硼素イオン
）。注入条件は９例えばドース量８ｘ １０１４（ａ
ｔｍ／ｍ）、注入エネルギー３０［：ＫｅＶ）程度とす
る。なお該イオン注入に際しＣエミッタ領域３０及びコ
レクタ・コンタクト領域３１面にも硼素（Ｂ）が注入さ
れるが、これら領域に注入したＮ型不純物より注入量を
充分に低くしであるので、これら領域がＰ型に反転する
ことはなく。 又コンタクトにも支障を生じるこおはない。続いて９０
０〜９５０自０１ 程度の温度で熱処理を行い。 前記ベース電極２４Ｂに注入された硼素（１３）を該多
結晶ＳＩ内部に拡散せしめ、該ベース電極２・１ＢをＰ
型化する。γＳお該拡散処理に於て、多結晶８１中での
拡散係数は単結晶層中のそれよく・）１桁近く大きいの
で、ベース電極２４Ｂの下部に（３（殆んど硼素（Ｂ）
は拡散されず、又単結晶層中の不純物が再分布すること
もない。 第４図（ヌ）参照 次いで通常の方法により絶縁膜の形成、電極コｉノタク
ｉ・窓の形成、電極配線の形成等かｆ、８；され′Ｃ本
発明のラテラル・バイボーノトランジスタが完成する。 図に於て７３２は絶縁膜、３３は工ζツタ電極配線、３
４はコレクタ電極配線を示している。なおベース電極２
４Ｂに対する配線は、該ｒ曲以外−ご接続されるので図
示してない。 次に本発明のラテラル・パイボージトンノジスタの他の
製造方法を、一実施例について第５図※Ｌ参照して説明
する。 第５図（イ）参照 この方法が前記した方法と異なる点は、ベース電極の側
面に整合させてベース領域を形成した後ベース電極の側
面にＣＶＤ絶縁膜を形成し、そのパターンエツジに整合
させてベース領域内にエミッタ領域を形成する工程を有
していることである。 即ち前記実施例と同様の方法により例えばＳｉＯ□絶縁
基体２１上に素子間分離５ｉ０２膜２３によって画定分
離されたｎ’Ｈ１単結晶Ｓｉ層２２ｎが形成されてなる
ＳＯＩ基板基板上に、前記同様の方法により該ｎ型巣結
晶ＳｉＭ２２ｎ領域を横切り。 且つ上面に５ｉｓＮ４膜２５を有する多結晶Ｓｉ ベー
ス電極２４Ｂを形成した後２本方法に於てはベース電極
２４０の一方の側に表出するＩＩ型Ｓｉ層２りｎ上をレ
ジスト膜２８で選択的に覆い、ゲート電極２４Ｂの他の
一方側に表出するｎ型Ｓｉ層２２ｎにベース電極２４Ｂ
の側面に整合させて。 例えば前記実施例と同様の注入条件て硼素（Ｉ３）のイ
オン注入を行う。（Ｂ＋は硼素イオン及びイオン注入領
域） 第５図（ロ）参照 次いで前記実施例同様の温度で所定の時間熱処理を行っ
て、該ｎ型５ｉｌ（Ｗ２２ｎの底面に達し。 且つベース電極７４ｎの直下領域内に接合を有するＰ型
ベース領域２９を形成する。 第５図（ハ）参照 次いて前記実施例同様の方法により−＼−ス電極２４Ｂ
の側面に所望の厚さを有す４・ＣＶＤ−５＋０２膜２７
を形成する。 第５図に）参照 次いで前記実施例同様ベース電極２４１１の側面に形成
されたｃｖｏ −８ｉ ｏ□膜２７のバクー／コーノジ
に整合させてＰ型ベース領域２９及びコレクタ領域とな
る１１型Ｓ１層２２ｎにｎ型不純物例えはりん（１））
を高濃度にイオン注入し、所定の熱処理を施し、Ｐ壓ベ
ース領域２９内に該ベース領域２９の底面に達し、且つ
該ＣＶＤ−３ｉ０２膜２７の直下領域内１こ接合を有す
るｎ” 十Ｈｊ４エミッタ領域３０を、又コレクタ領域
となｊ、 ｒｌ型Ｓｉ層２２ｎ内にｎｔ ４型コレクタ
・コノタクト領域３１を形成する。 （Ｐ＋はりんイオン） そして以後図示しないが、前記実施例同様の工程を経て
本発明の２テンル・バイポーラトランジスタが完成する
。 （ｇ） 発明の効果 上記実施例１こ示したように本発明のラテラル・バイポ
ーラトランジスタに於ては、ベース領域とエミッタ領域
が、ベース電極の側面（（二形成された絶縁膜のパター
ンエツジ、若しくはベース電極と該ベース電極の側面に
形成２された絶縁膜のパターンエツジを基準にして拡散
自己整合（１）ｉｆｆｕ −５ｉｏｎ Ｓｅｌｆ−Ａｌ
ｉｇｎ）により形成される。便ってこれらの領域の横方
向−＼υ〕広がり寸法が例えば１００（Ａ：Ｉ程度の精
度で正確に制御できるの゛Ｃペース幅を従来の比べて著
しく狭く（サブミクロ７幅も可能）形成することができ
、従っＣエミッタ領域から注入されたキャリヤは効率よ
く、コレクタ領域へ吸収される。 又本発明の２チラル・バイポーラトラ／７スタに於ては
ベース領域が拡散によって形成されるので、ベース領域
内部に不純物の濃度分布に対応した電界を生じ、これが
注入されたキャリー＼゛をコレクタ方向へ加速するので
キャリー１゛の１ｉ１ｆ送効率が上がる。（ドリフト型
となる） 更に又全有効ベース領域に接してベース電極か設けられ
ており、更にベース電極にコレクタ領域と逆導電型が付
与されているのでベース電極をコそして又エミッタ・ベ
ース間及０・コレクタ・＼−ス間の容量をほぼ必要最小
限とすることかできるので、素子の高速化が図れる。 以上説明したよう１こ本発明によれは、ギ？１ル〜・の
輸送効率が高く従って高電流増幅率を有し、］」つ寄生
容量が小さく従っ（−高速のラテラル・／“イボーラト
ランジスタが提供される。。 しかも本発明のラテラル・バイポーラトラ／７スタは構
造が簡単なので、同一チノブ上にｐＡＩＳ＋ランジスタ
ないしは縦型のパイボークトラノ／・“。 りと共存せしめることが可能である。従っＣ本発明は半
導体ＩＣの回路構成を容易ならしめる効果を有する。 なお本発明のラテラル・バイポーラトランジスタは、上
記実施例と逆の導電型で形成することもできる。
れ、コレクタ領域Ｃに向う方向に注入されるキャリヤ以
外の大部分のキトリヤｆ；ｔ、、Ｔ−ミッタ領域に到達
せずにベース領域Ｂ内ζこ於て再結合によって失われて
いた、従って従来（ハシチラルトランジスタには、キャ
リヤの￥’６ｉ送効率炉効率電流増幅率が大きくとれな
いとい一〕欠点があ−・た１、又ベース領域Ｂと基板Ｓ
との間の接合容ｆｉが大きく、スイッチング速度が低下
するいう欠点もあった。そこで３ＱＪ （Ｓｉ ｌ １
ｃＯ１Ｉ Ｑｌｌ ｌｌｌ５旧；１ｔｏｒ）基板上に該
ラテラルトランジスタを描成することにより、ベース領
域の寄生容量を除去し、且つ前記エミッタ領域及びコレ
クタ領域より］に位置するベース領域を取り除くことに
よ−フてキャリ・ヤの輸送効率を高める構造が考えられ
た。しかしこの構造に於てはベース電極をベース領域の
上面から導出しなければならないので、該電極の導出を
３＋′＋１゜常のように電極コンタクト窓を介して行っ
た際にはエミッタ領域とコレクタ領域間の距離即ノ：１
べ・−ス幅が大幅に広がり電流増幅率か低下しで使いも
のにならない。 そこで提案されたのが第２図に示す模式断面図のように
、ＳＯＩ基板の単結晶シリコン層領域３を均一な不純物
濃度を有する例えばＰ型ベース領域４となし、該ベース
領域４のほぼ中央部上に７オトリソグラフイ技術を用い
°Ｃベース電極５を形成し、該ベース電極５をマスクに
し不純物のイオン注入を行うことにより該Ｐ型ベース領
域４内に該ベース電極５に整合し且つベース領域４の底
部に達するｎ十型エミッタ領域６及びｎ＋手型コレクタ
領域７を形成してなる構造であった。（図中。 １は絶縁物基体、２は分離絶縁膜）しかし該従来構造に
於ては、ベース幅はベース電極５を形成する際のフォ）
ＩＪソグラフィ技術の限界寸法（２Ｃ＃ｍ〕程度）に
よって制限されるのでベース幅を極端に狭めることがで
きない。そして通常ベース領域４の深さは０．４〜０５
〔μｍ〕程度に形成されるのでこのように浅く（薄く）
且つ前記のように広い幅を持ったベース領域の場合、該
ベース領域４を移動するキャリヤの上下界面に於ける再
結合が利いて来る。 これらの点から該従来のラテラル・バイポーラトランジ
スタに於ては１通常の縦形のバイポーラトランジスタに
近い大きさの電流増幅率が期待できず、且つ上記リソグ
ラフィ技術の精度によって電流増幅率の値が大きく変動
する七いう問題もあった。 （ｄｌ 発明の目的 そこで本発明に於ては、ベース電極ｌこ多結晶／リコン
等の高温に耐え得る電極材料を使用し、ベース領域及び
エミッタ領域の形成に当って、ベース電極の側面若しく
は該ベース電極の側面に被着させた絶縁膜によって画定
されるバター７エツジを利用し、該パターンエツジに整
合させてＰ型不純物及びｎ型不純物を導入し、且つ熱拡
散手段によりベース領域を形成する例えはＰ型不純物を
より奥へ拡散させることによりベース幅をサブミクロン
寸法で精度よく規定するいわゆる拡散自己整合（Ｄｉｆ
ｆｕｓｉｏｎ Ｓｅｌｆ−４１ｉｇｎ）型のラテラル・
バイポーラトランジスタ及びその製造方法を提供するも
のであり２その目的とするところはラテラル・バイポー
ラトランジスタの電流増幅率を高めると同時にその精度
を向上せしめ、半導体ＩＣの回路構成を容易ならしめる
ことにある。 （ｅ） 発明の構成 即ち本発明は絶縁物よりなる基体上の絶縁膜によって画
定された領域に、第１の一導電型半導体層、逆導電型半
導体層、第１の一導電型半導体層より低不純物濃度を有
する第２の一導電型半導体層及び ′ ゛ 塘≠瀞モわ
不飼吻−投饗を拍ｔｉ第３の一導電型半導体層を片側か
ら順番に有し、該逆導電型半導体層と第２の一導電型半
導体層の上部にこれら両層にまたがって接する逆導電型
の電極層が設けられてなることを特徴とする半導体装置
と、絶縁物基体上に画定分離された単結晶半導体層を設
け、該半導体層を均−ｔｊ−導電型となし、該−導電型
半導体層上に該−導電型半導体層を横切る帯状電極を形
成し、該電極の７方側に表出する該−導電型半導体層に
選択的に該電極側面若しくは該電極側面に配設した絶縁
膜の端面に整合させて逆導電型不純物を導入注入し。 該通導′Ｗｔ型不純物を拡散せしめて該−導電型半導体
層に該−導電型半導体層の底面に達し且つ該電極に向う
端面が該電極の直下領域に達する逆導電型拡散領域を形
成し、該逆導電型拡散領域と該電極の他方側に表出しＣ
いる一導電型半導体層に該電極のそれぞれの側面に配設
した絶縁膜の端面に整合させて一導電型不純物を導入し
、該−導電型不純物を拡散せしめて、該逆導電型拡散領
域内に該逆導電型拡散領域の底面に達し且つ該電極に向
う端面が該方向の電極側面に配設された絶縁膜の直下領
域に達する一導電型拡散領域を、該−導電型半導体層に
該−導電型半導体層の底面に達し月つ該電極ζこ向う端
面が該方向の電極側面に配設された絶縁膜の直下領域に
達する一導電型拡散領域をそれぞれ形成し、しかる後肢
電極に逆導電型を付与する工程を有することを特徴とす
る半導体装置の製造方法に関するものである。 （ｆ） 発明の実施例 以下本発明を実施例について１図を用いＣ説明する。 第３図は本発明の２チラル・バイボーラトランジスクの
一実施例に於ける要部を示ヂ模式上面図（イ）及び模式
断面図（ロ）で、第４図（イ）乃至（ヌノ及び第５図（
イ）乃主に）は本発明の製造方法に於ける異なる一実施
例の工程断面図である。なお上記第４図及び第５図に於
て同一部位は回付刃で示づ一０本発明のラテラル・バイ
ポーラｉ−ン／ジスタは例えば第３図（イ）及び（ロ）
に示すよう）こ、シリジノ基板（図示せずン上に形成さ
れ７ご二酸化ノリコン（Ｓ１０２）膜よりなるＳ Ｉ０
２絶縁基俸１１土に素子間分離５１０２膜１２によっＣ
画定分離された厚さ０．４〜０．５〔μｍ’ｌ程度のｎ
型７９３７層よりなるｎ型コレクタ領域１３を有し、該
ｎ ｌＪリコレクタ領域１３上に、該コレクタ領域Ｊ３
に直に接し。 且つ該コレクタ領域１３を横切る幅１〜２〔μｍ〕程度
の例えばＰ１＋型多結晶シリコン（Ｓｌ ） よりＩＳ
るベース電極１４が配設され、該ベース電極１４の側面
に選択的に例えば厚さ０．６〜１〔μｍａｌ程度の化学
気相成長（ＣＶＤ）−８Ｉｏ、絶縁膜１５が配設され２
該ベース電極１４の一方側に表出するＩＩｎ型コレクタ
領域１３内、該方向の例え（Ａベース電極１４の側面に
形成されたＣＶＤ−５ｉｏ２絶縁膜１５の端面（パター
ンエツジ）に整合してＰ型不純物が導入され、且つ熱拡
散によつＣ縦方向が該コレクタ領域１３の底面に達し横
方向が該ベース電極１４の直下領域に達するように形成
されたＪ）型ベース領域１６を有し、該ベース領域１６
内に前記ベース領域形成の際に用いたＣＶＤ−８ｉ０２
絶縁膜１５の端面に整合しく７ｎ型不純物を導入し。 且つ熱拡散によって縦方向が該ベース領域１６の底面に
達し横方向が上記ｃｖｐ−ｓｉｏ□絶縁膜１５の直下領
域に達するように形成されたｎ゛十型エミンタ領域１７
を有し、該ベース電極１４の他方側に表出するｎ型コレ
クタ領域１３内に、該方向のベース電極側面のＣｖＩ）
−８ｉｎ、膜１３の端面に整合してｎ型不純物を導入し
、且つ熱拡散１こよって縦方向が該コレクタ領域１３の
底面に達し横方向が上記ＣＶＤ−８Ｉｏ、絶縁膜１５の
直下領域に達するようｔこ形成された０１矛型コレクタ
・コンタクト領域工８を有してなっている。 なお上記構造に於てベース電極１４はＰ型不純物が導入
された高融点金属若しくはその珪化物であってもよい３
．そしてＰ型不純物が導入されていることにより、該ベ
ース電極１４力伽型コレクタ領域１３上に直に接しても
２通常動作に於てベース・コレクタ間が短絡することは
ない。 父上記構造を形成する際、ベース領域１６を形成するＰ
型不純物はベース電極１４の側面に整合させて導入して
もよい。更に又ベース電極１４の側面に被着されるＣ
Ｖ ］’Ｊ絶縁膜は上記５Ｉ０２膜に限らない。 次に本発明のラテラル・バイポーラトランジスタを形成
する際の二種類の製造方法を、それぞれの一実施例につ
いて図を参照して説明する。 第４図（イ）参照 本発明のラテラル・バイポーラトランジスタを形成する
に際しては２例えばシリコン（Ｓｌ）基板（図示せず）
上の５ｉ０２膜よりなる絶縁基体２１上ｔこ０４〜０５
〔μｍ〕程度の厚さを有するノンドープ単結晶ＳｉＪ脅
２２が形成されてｆ、ｉるＳＯＩ 基板を用意し２例え
ば通常の選択酸化法（ＬＯＣＯ８法）を用いて該単結晶
８１層２２に素子形成領域を分離画定し、該単結晶Ｓ１
層２２の底部まで達する素子間分離Ｓ’０２膜２３を形
成した後、該単結晶Ｓｉ層２２に例えばりんイｌン（Ｐ
”’）をドーズ是−１０” （ａｔｍメメ］、加速エネ
ルギー８０ ＝ ］（＋１ Ｑ（ｅｖ：１程度の条件で
注入する。。 なおここて用（ハるＳＯＩ基板は、多結晶Ｓ１をレーザ
、電子ビーフ４．ランプ等で加熱溶融し７再結晶ぜしめ
たもの、Ｓｉ基板中に酸素イオン（０” ）を深くイオ
ン注入し、その後の熱処理で８１基板内部に５Ｉｏ２を
形成したもの、のいずれでもしく又ＳＯ８基板であって
もさしつかえハ′い。ｆｊお又ＳＯＩ、 ＳＯ８上に単
結晶８１層を更（（エビクー＼ノヤル成長しだらのでも
良い。 又該実施例では選択酸化によるＳ’０２膜２３膜上３て
素子間分離を行ったが、該素子間分離は素子形成領域以
外の領域の８１層を選択的に除去したエアーアイソレー
ンヨン構造であってもよい。 第４図（ロ）参照 次いで該基板を１，０５０〜１．１ ｉＪ ＯＣｃ ）
程匪の温度で３０〜６０分程贋熱処理し、前記注入りん
（Ｐ）を均一に再分布せしめて該単結晶Ｓｉ層と！】型
Ｓ ｉ層２２ｎとし１次いで該基板上に化学気相成長（
ＣＶＤ）法を用いて厚さＯ，＃１−０．５ （／Ｉ ｒ
ｏ ）程度のノンドープ多結晶Ｓ１層２４を形成し、更
に該多結晶８１層２４上にＣＶＤ法により厚さ０．２
（ｔｒ＋ｒ１〕程度のｓｉ、Ｎ、膜２５を形成する。 第４図（ハ）参照 次いでレジスト膜２６をマスクにし１．′す゛イドエツ
チングの少いエツチング手段２例えはりアクティブ・イ
オノエソナ／グ＜ １ｔ Ｉ Ｅ ＞法てＳ ’ ３Ｎ
４膜２５及び多結晶Ｓ’ ｈ２４を選択エツチングし。 上部にＳ’ｓＮｔ膜２５を有する多結晶ｓＩベース電極
２４Ｂを形成する。上記１えＩＥに於けるエンチング・
ガスはＳ夏ｓＮ＜に対しては四ふり化炭素（ＣＦ４ ン
等か、又多結晶Ｓ ＋に対しては四塩化炭素（ＣＣｌ２
．）等が用いられる。 第４図に）参照 次いでレジスト膜２６をｌｃｉ：去した後１０〜Ｄ法を
用いて該基板上に例えばＪｖ、さ１）＋１・−１〔）・
：ｒ１Ｎ’ｌ“度の５ｈｏ２膜２７を形成する。 第４図（ホ）参照 次いで基板面に対しＣ画伯方向にｔｖ−９） ７−ｙ
１７・１工ツチ／グ手段であるＲ Ｉ Ｅを用い前記Ｃ
：ＶＩ−ｊ−ｊａ’０２膜２７を上面から順次素子領域
（・、＋；；ｉ 面がしく出Ｊるま−（エンチング除去
する。これ１こＪ、１．７見掛り−に厚く形成されてい
た多結晶Ｓｉ ベース電極′、−１１の側面に、前記厚
さにほぼ等しい（１，６＝ Ｉ （／１１１１ Ｊ程度
０）ｍ （ＸＶ）を有するＣＶＪ）−：３ ＋０２股Ｚ
７が残留する。なお上記ＲＩＥ処理に於けるニッチ／り
・ガスにはｃｂ゛、、三ふっ化ツク” （Ｌ Ｊ＋ ！
・８）夜゛ンが用いられる。図中点線Ｓて示しフ、二の
はＲ」Ｊ・： ４ｇ、１．、ｆ）１！前のｃｖＤ−ｓｉ
ｏ２膜面である。 第４図（へ）参照 次いてベース電極２４１１カ一方の（ｉｌｌｌ即ちコレ
クタとなる側に表出しているｎ型（’＝ ｒ １帖２２
１１面をレジスト膜２８で選択的に覆った後、ベース１
１祇２４Ｂのもう一方の側に表出しＣいるｎ型Ｓ１層２
２１１面に、ベース電極２４Ｂの側面に形成されている
ＣＶＤ ５１０２膜２７の端面（パターン１−ノジンに
整合させてベースを形成するための不純物である硼素（
Ｊ３）のイオン注入を行う（Ｂトは硼素イオン）。注入
条件は１例えばドース量３ Ｘ Ｉ ０１“（ａｔｍ／
／７ａｌ、注入エネルギー３０（Ｋｅｙ：１程度である
。 第４図（ト）参照 次いでレジスト膜２８を除去した後１例えば１ρｂＯ〔
°０〕程度の温度で所定の時間熱処理を施し、前記注入
硼素（Ｂ）を拡散させてＰ型ベース領域２つを形成する
。なおこの拡散深さは２ Ｐ型領域７Ｊ”ｎ型Ｓ１層２
２ｎの底面ｌこ達し、且つ横方向に形成される接合がベ
ース電極２４Ｂの直ド領域内１こ形成される深さであっ
て、更に所望の増幅率に対応した値に選ばれる。ここで
は２例えばベース電極ｚ ４ Ｂ ノ側面Ｒ：形成され
ているＣ ＶＤ −Ｓ １０２ｉ２７の端面（パター／
エツジ）から横方向に２（、＋ｃ＋ｎ）程度の拡散深さ
にする。なおこのように拡散形成されたＰ型ベース領域
２９は前記ｃｖＤ−ｓＩｏｔ換２７のパター／エツジか
ら接合に向・う濃度分布を有している。 第４図（１）参照 次いでベース電極２４Ｉ３のそれぞれの側面１・こ形成
されているＣＶＤ −Ｓ ’ Ｏｔ膜２７ ｉＣ％ ’
？Ｓ’ ｃ！ −１’： ”−。 該ベース電極２４Ｂの一方の側に表出しＣ−いるＩＪ型
ベース領域２９面及び他方の側に表出し′Ｃいるｎ型Ｓ
’ Ｉｎ ２２ ｎ面に、エミッタ及υＪレクタ・コン
タクトとなるＮ型不純物例えばりん（Ｐ）を高濃度にイ
対／注入しくＩ〕１はりんイメ／）１次いで例えは９５
０〜１．０ （ｌ Ｏ（’０ ：ｌ程度の偏成０づｉ定
（］）時間熱処理を行い注入されたりん（Ｐ）を拡散さ
せ−ｃ、ｐｍベース領域２９内にＩＩ” ｄ型エミッタ
領域３０を、コレクタ領域とｆ４るｎ型ｓｉ ＩＭ ２
２ ｎ内ζこｎ″ｄ〜型コレクタ・コノタクト領域３１
をそれぞれ形成する。なおここて前記りんのイメ／注入
条件は２例えばドース５．５ ｘ ］、 Ｑ Ｉｎｌ
（ａｔ ＩＩｙｕｄ ］。 注入エネルギー６０（Ｋｃｖ）程度とする。又該りんの
拡散深さは、ベース領域２９の底面にぷし力。 つ横方向に形成される接合かＣＶ’Ｄ ’−Ｓ Ｉ Ｏ
□膜２７の直下領域内（ベース電極に接してはならない
）ｌこ形成される深さに選ばれ、ここではｃｖｏ−ｓｉ
ｏ２膜２７のパターンエツジから例えばＯ１５〔μ＋ｎ
］程度とする。なお前記のようにベース領域２９の深さ
は該パターンエツジから２〔μｍ〕程度に形成されてい
るのでベース幅ｗｎは１．５〔μｍ〕となる。 第４図（Ｉ刀参照 次いで多結晶８１ペース電極２４Ｂ上のＳ’３ Ｎ４膜
２５をりん酸（Ｈ３ＰＯ４＞ ボイル等の方法で除去し
１次いで該多結晶ＳＩベース電極２４ＢにＰ型不純物例
えば硼素（Ｂ）をイオン注入する（Ｂ゛十は硼素イオン
）。注入条件は９例えばドース量８ｘ １０１４（ａ
ｔｍ／ｍ）、注入エネルギー３０［：ＫｅＶ）程度とす
る。なお該イオン注入に際しＣエミッタ領域３０及びコ
レクタ・コンタクト領域３１面にも硼素（Ｂ）が注入さ
れるが、これら領域に注入したＮ型不純物より注入量を
充分に低くしであるので、これら領域がＰ型に反転する
ことはなく。 又コンタクトにも支障を生じるこおはない。続いて９０
０〜９５０自０１ 程度の温度で熱処理を行い。 前記ベース電極２４Ｂに注入された硼素（１３）を該多
結晶ＳＩ内部に拡散せしめ、該ベース電極２・１ＢをＰ
型化する。γＳお該拡散処理に於て、多結晶８１中での
拡散係数は単結晶層中のそれよく・）１桁近く大きいの
で、ベース電極２４Ｂの下部に（３（殆んど硼素（Ｂ）
は拡散されず、又単結晶層中の不純物が再分布すること
もない。 第４図（ヌ）参照 次いで通常の方法により絶縁膜の形成、電極コｉノタク
ｉ・窓の形成、電極配線の形成等かｆ、８；され′Ｃ本
発明のラテラル・バイボーノトランジスタが完成する。 図に於て７３２は絶縁膜、３３は工ζツタ電極配線、３
４はコレクタ電極配線を示している。なおベース電極２
４Ｂに対する配線は、該ｒ曲以外−ご接続されるので図
示してない。 次に本発明のラテラル・パイボージトンノジスタの他の
製造方法を、一実施例について第５図※Ｌ参照して説明
する。 第５図（イ）参照 この方法が前記した方法と異なる点は、ベース電極の側
面に整合させてベース領域を形成した後ベース電極の側
面にＣＶＤ絶縁膜を形成し、そのパターンエツジに整合
させてベース領域内にエミッタ領域を形成する工程を有
していることである。 即ち前記実施例と同様の方法により例えばＳｉＯ□絶縁
基体２１上に素子間分離５ｉ０２膜２３によって画定分
離されたｎ’Ｈ１単結晶Ｓｉ層２２ｎが形成されてなる
ＳＯＩ基板基板上に、前記同様の方法により該ｎ型巣結
晶ＳｉＭ２２ｎ領域を横切り。 且つ上面に５ｉｓＮ４膜２５を有する多結晶Ｓｉ ベー
ス電極２４Ｂを形成した後２本方法に於てはベース電極
２４０の一方の側に表出するＩＩ型Ｓｉ層２りｎ上をレ
ジスト膜２８で選択的に覆い、ゲート電極２４Ｂの他の
一方側に表出するｎ型Ｓｉ層２２ｎにベース電極２４Ｂ
の側面に整合させて。 例えば前記実施例と同様の注入条件て硼素（Ｉ３）のイ
オン注入を行う。（Ｂ＋は硼素イオン及びイオン注入領
域） 第５図（ロ）参照 次いで前記実施例同様の温度で所定の時間熱処理を行っ
て、該ｎ型５ｉｌ（Ｗ２２ｎの底面に達し。 且つベース電極７４ｎの直下領域内に接合を有するＰ型
ベース領域２９を形成する。 第５図（ハ）参照 次いて前記実施例同様の方法により−＼−ス電極２４Ｂ
の側面に所望の厚さを有す４・ＣＶＤ−５＋０２膜２７
を形成する。 第５図に）参照 次いで前記実施例同様ベース電極２４１１の側面に形成
されたｃｖｏ −８ｉ ｏ□膜２７のバクー／コーノジ
に整合させてＰ型ベース領域２９及びコレクタ領域とな
る１１型Ｓ１層２２ｎにｎ型不純物例えはりん（１））
を高濃度にイオン注入し、所定の熱処理を施し、Ｐ壓ベ
ース領域２９内に該ベース領域２９の底面に達し、且つ
該ＣＶＤ−３ｉ０２膜２７の直下領域内１こ接合を有す
るｎ” 十Ｈｊ４エミッタ領域３０を、又コレクタ領域
となｊ、 ｒｌ型Ｓｉ層２２ｎ内にｎｔ ４型コレクタ
・コノタクト領域３１を形成する。 （Ｐ＋はりんイオン） そして以後図示しないが、前記実施例同様の工程を経て
本発明の２テンル・バイポーラトランジスタが完成する
。 （ｇ） 発明の効果 上記実施例１こ示したように本発明のラテラル・バイポ
ーラトランジスタに於ては、ベース領域とエミッタ領域
が、ベース電極の側面（（二形成された絶縁膜のパター
ンエツジ、若しくはベース電極と該ベース電極の側面に
形成２された絶縁膜のパターンエツジを基準にして拡散
自己整合（１）ｉｆｆｕ −５ｉｏｎ Ｓｅｌｆ−Ａｌ
ｉｇｎ）により形成される。便ってこれらの領域の横方
向−＼υ〕広がり寸法が例えば１００（Ａ：Ｉ程度の精
度で正確に制御できるの゛Ｃペース幅を従来の比べて著
しく狭く（サブミクロ７幅も可能）形成することができ
、従っＣエミッタ領域から注入されたキャリヤは効率よ
く、コレクタ領域へ吸収される。 又本発明の２チラル・バイポーラトラ／７スタに於ては
ベース領域が拡散によって形成されるので、ベース領域
内部に不純物の濃度分布に対応した電界を生じ、これが
注入されたキャリー＼゛をコレクタ方向へ加速するので
キャリー１゛の１ｉ１ｆ送効率が上がる。（ドリフト型
となる） 更に又全有効ベース領域に接してベース電極か設けられ
ており、更にベース電極にコレクタ領域と逆導電型が付
与されているのでベース電極をコそして又エミッタ・ベ
ース間及０・コレクタ・＼−ス間の容量をほぼ必要最小
限とすることかできるので、素子の高速化が図れる。 以上説明したよう１こ本発明によれは、ギ？１ル〜・の
輸送効率が高く従って高電流増幅率を有し、］」つ寄生
容量が小さく従っ（−高速のラテラル・／“イボーラト
ランジスタが提供される。。 しかも本発明のラテラル・バイポーラトラ／７スタは構
造が簡単なので、同一チノブ上にｐＡＩＳ＋ランジスタ
ないしは縦型のパイボークトラノ／・“。 りと共存せしめることが可能である。従っＣ本発明は半
導体ＩＣの回路構成を容易ならしめる効果を有する。 なお本発明のラテラル・バイポーラトランジスタは、上
記実施例と逆の導電型で形成することもできる。
第１図及び第２図は従来の２チラル・バイポーラトラン
ジスタの模式断面図、第３図は本発明の２チラル・バイ
ポーラトランジスタの一実施例に於ける要部を示す模式
上面図（イ）及び模式断面図（ロ）で、第４図（イ）乃
至（ヌ）及び第５図（イ）乃至に）は本発明の製造方法
に於ける異なる実施例の工程断面図である。 図に於て、１１はｓｌｏ、絶縁基体、１２は素子間分離
５Ｉ０２膜、１３はｎ型コレクタ領域、１４はＰ型多結
晶／リコンベース電極、１５は化学気相成長ＳＩＯ□絶
縁膜２１６はＰ型ベース領域、１７はｎ″ヂ型エミッタ
領域、１８はｎ″ｚ型コレクタ・コンタクト領域、２１
はｓｉｏ、絶縁基体、２２は単結晶シリコン層、２２ｎ
はｎ型単結晶シリコン層、２３は素子間分離５ｉｏ２膜
、２４はノンドープ多結晶シリコン層、２４Ｂは多結晶
シリコン・ペース電極、２５は窓化シリコン膜、２６．
２８はレジスト膜、２７は化学気相成長５ｉｏｔ膜、２
９はＰ型ベース領域、３０（まｎ″ｐｆｊｌｐｆｊｌエ
ミツタ領域中型コレクク・コンタクト領域２Ｗは化学気
相成長５ｉｆｔ膜の幅＋ ’Ｗ’ｌ＋はベース幅を示す
。 第 １ 図 第 ４ 図 ２７１ ２７Ｌ 第 ４１１１２１ 第 ４ 図
ジスタの模式断面図、第３図は本発明の２チラル・バイ
ポーラトランジスタの一実施例に於ける要部を示す模式
上面図（イ）及び模式断面図（ロ）で、第４図（イ）乃
至（ヌ）及び第５図（イ）乃至に）は本発明の製造方法
に於ける異なる実施例の工程断面図である。 図に於て、１１はｓｌｏ、絶縁基体、１２は素子間分離
５Ｉ０２膜、１３はｎ型コレクタ領域、１４はＰ型多結
晶／リコンベース電極、１５は化学気相成長ＳＩＯ□絶
縁膜２１６はＰ型ベース領域、１７はｎ″ヂ型エミッタ
領域、１８はｎ″ｚ型コレクタ・コンタクト領域、２１
はｓｉｏ、絶縁基体、２２は単結晶シリコン層、２２ｎ
はｎ型単結晶シリコン層、２３は素子間分離５ｉｏ２膜
、２４はノンドープ多結晶シリコン層、２４Ｂは多結晶
シリコン・ペース電極、２５は窓化シリコン膜、２６．
２８はレジスト膜、２７は化学気相成長５ｉｏｔ膜、２
９はＰ型ベース領域、３０（まｎ″ｐｆｊｌｐｆｊｌエ
ミツタ領域中型コレクク・コンタクト領域２Ｗは化学気
相成長５ｉｆｔ膜の幅＋ ’Ｗ’ｌ＋はベース幅を示す
。 第 １ 図 第 ４ 図 ２７１ ２７Ｌ 第 ４１１１２１ 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １ 絶縁物よりなる基体上に、第１の一導電型半導体層
、逆導電型半導体層、第１の一導電型半導体層より低不
純物濃度を有する第２の一導電型半導体層及び第３の一
導電型半導体層を片側から順番に有し、該逆導電型単導
体層と第２の一導電型半導体層の上部にこれら両層にま
たがって直接接する逆導電型の電極層が設けられてなる
ことを特徴とする半導体装置。 ２、絶縁物基体上に画定分離された単結晶半導体層を設
け、該半導体層を均一な一導電型となし。 該−導電型半導体層上に該−導電型半導体層を横切る帯
状電極を形成し、該Ｎ極の一方側ｌこ表出する該−導電
型半導体層に選択的に、該電極側面若しくは該電極側面
に配設した絶縁膜の端面に整合させて逆導電型不純物を
導入し、該逆導電型不純物を拡散せしめて該−導電型半
導体層に、該−導電型半導体層の底面に達し且つ該電極
に向う端面が該電極の直下領域に達する逆導電型拡散領
域を形成し、該逆導電型拡散領域と該電極の他方（１１
１１ｉこ表出している一導電型半導体層に、該電極のそ
れぞれ側面に配設した絶縁膜の端面に整合させて一導電
型不純物を導入し、該−導電型不純物を拡散せしめて、
該逆導電型拡散領域内に該逆導電型拡散領域の底面に達
し且つ該電極に向う端面が該方向の電極側面に配設され
た絶縁膜の直下領域に達する一導電型拡散領域を、該−
導電型半導体層に該−導電型半導体層の底面に達し且つ
該電極に向う端面が該方向の電極側面に配設された絶縁
膜の直下領域に達する一導電型拡散領域をそれぞれ形成
し、しかる後該電極に逆導電型を付Ｊうする工程を有す
ることを特徴とする半導体装置の製造方法１．
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181140A JPS6074477A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置及びその製造方法 |
| EP84110211A EP0137992A3 (en) | 1983-09-29 | 1984-08-28 | Lateral bipolar transistor formed in a silicon on insulator (soi) substrate |
| KR1019840005403A KR890003474B1 (ko) | 1983-09-29 | 1984-09-03 | Soi기판상에 형성된 래터럴 바이폴라 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181140A JPS6074477A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074477A true JPS6074477A (ja) | 1985-04-26 |
Family
ID=16095585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181140A Pending JPS6074477A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074477A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100763A (en) * | 1980-10-23 | 1982-06-23 | Fairchild Camera Instr Co | Lateral transistor with self-aligning base and base contact and method of producing same |
| JPS57184249A (en) * | 1978-11-03 | 1982-11-12 | Ibm | Method of forming double dispersion type fet device |
| JPS5852817A (ja) * | 1981-09-25 | 1983-03-29 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1983
- 1983-09-29 JP JP58181140A patent/JPS6074477A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57184249A (en) * | 1978-11-03 | 1982-11-12 | Ibm | Method of forming double dispersion type fet device |
| JPS57100763A (en) * | 1980-10-23 | 1982-06-23 | Fairchild Camera Instr Co | Lateral transistor with self-aligning base and base contact and method of producing same |
| JPS5852817A (ja) * | 1981-09-25 | 1983-03-29 | Hitachi Ltd | 半導体装置及びその製造方法 |
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