JPS6074629A - 薄膜のパタ−ン形成方法 - Google Patents

薄膜のパタ−ン形成方法

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Publication number
JPS6074629A
JPS6074629A JP58182186A JP18218683A JPS6074629A JP S6074629 A JPS6074629 A JP S6074629A JP 58182186 A JP58182186 A JP 58182186A JP 18218683 A JP18218683 A JP 18218683A JP S6074629 A JPS6074629 A JP S6074629A
Authority
JP
Japan
Prior art keywords
thin film
resist
substrate
positive resist
negative resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58182186A
Other languages
English (en)
Inventor
Nobuhiro Shimizu
信宏 清水
Shunichi Monobukuro
物袋 俊一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Seiko Instruments and Electronics Ltd
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Filing date
Publication date
Application filed by Seiko Instruments Inc, Seiko Instruments and Electronics Ltd filed Critical Seiko Instruments Inc
Priority to JP58182186A priority Critical patent/JPS6074629A/ja
Publication of JPS6074629A publication Critical patent/JPS6074629A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、基板上にポジ形レジストとネガ形レジストを
二重に塗布することKより、高い歩留シで薄膜のパター
ンを形成する方法に関するものである。
従来この種のパターン形成方法は、レジストの端面が逆
テーバになっていないため、薄膜を堆積した後、レジス
トを除去して薄、膜をバターニングする際に、基板上に
残す薄膜も同時に除去される可能性が高かった。そのた
め薄膜パターンが設計値よりも小さくなった〕、断切れ
するという欠点があった。
本発明は、上記のよ54欠点をなくすためになされたも
のであシ、ポジ形レジストとネガ形レジストを二重に塗
布し、端面を逆テーパ形に形成する工程の彼、薄g’e
堆積し、レンス)1−除去する工程を行うことによって
、歩留り良(薄膜をパターニングすることを目的とした
ものである。
以下図面によって本発明の薄膜パターン形成方法の一例
を詳述する。
第1図は、基板1の上にポジ形レジスト2を塗布し、続
いてネガ形レジスト3を塗布する工程でおる。基板1の
例としては、シリコン、石英などがあるが、他にも目的
に応じて使用できる。
ポジ形レジスト2は、い(つか種類があるが、ココでi
j、0FPR’iスピンコーターによシ厚さ0.8μ常
から約1μ常の間で塗布する。ネガ形レジスト3は、ポ
ジ形レジスト2と同様にいくつか種類があるが、ここで
は、’OMR−85をスピンコーターによシ厚さ0.8
μ常から約1μ淋の間で塗布する。
第2 図it、 、ネガ形レジスト3をバターニングす
る工程である。ここでは、フォトリソグラフィ技術を使
った実施例について説明する。約90℃で加分間のプリ
ベークを行なった後、マスクアライナ−で露光した後に
、現像し、バターニングする第3図は、ポジ形レジスト
2をマスクを使用せず全面露光した後、現像してバター
ニングする工程である。約90℃でm分間のプリベーク
を行なった後、了ライナーを使用して、全面を露光する
。この時ネガ形レジスト3の除去された部分のポジ形レ
ジスト2は、十分露光、現像される。このため第3図に
示すように、ポジ形レジスト2の領域は、ネガ形レジス
ト3の領域よりも狭くなシ、逆テーパーの断面構造にな
る。
箇4図は、薄膜4を均一に堆積する工程である。薄膜材
料は多数あるが、例としては、■TO(工ndiwm 
−T0n −0w1de ) 、 At−S iなどを
、スパッタ法により均一に堆積させる方法がある。この
際、薄膜4の膜厚は、ポジ形レジスト2の膜厚よシも薄
くする必要がある。
第5図は、第4図のポジ形レジスト2、ネガ形レジスト
3を除去し、薄膜4を基板1上に残す工程である。たと
えばレジストの除去には、発煙硝酸を使う方法がある。
以上実施例を述べてきたが、レジストと薄膜の、膜厚は
設計に応じて変えることができる。
本発明は、第1図から第5図に示すように、ポジ形レジ
スト2とネガ形レジスト3とを二重に塗布し、逆テーパ
ー構造にするため、以下に述べる効果を有する。
(1) レジストヲ除去した後の薄膜パターンは、途中
で切れたシ、小さくなることがなく、はぼ設計値どおり
のものが形成できるので、薄膜パターン形成の歩留りは
向上する。
(2)第5図薄膜4の断面は、テーパー状になっている
ので、さらに他の薄膜を堆積した時に、第5図薄膜4の
ステップでのカバーが良くなる。
【図面の簡単な説明】
第1図から第5図までは、本発明の製造方法の工程順を
説明する几めの断面図である。 1゜、基板 2゜、ポジ形レジスト 30.ネガ形レジスト 4゜、薄膜 以上 出願人 株式会社第二精工舎 代理人 弁理士最上 務 5−

Claims (1)

    【特許請求の範囲】
  1. 基板上に、ポジ形レジストを塗布し、さらにネガ形レジ
    ストを塗布する工程と、前記ネガ形1ノジストヲ部分的
    に露光現像しパターン形成する工程と、全面露光によシ
    、前記ネガ形レジストの除去された部分のポジ形しンス
    トヲ十分露光現像し、除去することで逆テーバのついた
    端面ヲ有するレジストを形成する工程と、全面に薄膜を
    堆積した後、前記ポジ形レジストとネガ形レジストとを
    除去し、前記薄膜を前記基板上に残す工程とからなる薄
    膜のパターン形成方法。
JP58182186A 1983-09-30 1983-09-30 薄膜のパタ−ン形成方法 Pending JPS6074629A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459918A (en) * 1987-08-31 1989-03-07 Nec Corp Lift-off flattening process

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS574127A (en) * 1980-06-10 1982-01-09 Fujitsu Ltd Formation of conductor pattern

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS574127A (en) * 1980-06-10 1982-01-09 Fujitsu Ltd Formation of conductor pattern

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459918A (en) * 1987-08-31 1989-03-07 Nec Corp Lift-off flattening process

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