JPS60235426A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS60235426A
JPS60235426A JP59092178A JP9217884A JPS60235426A JP S60235426 A JPS60235426 A JP S60235426A JP 59092178 A JP59092178 A JP 59092178A JP 9217884 A JP9217884 A JP 9217884A JP S60235426 A JPS60235426 A JP S60235426A
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JP
Japan
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resist
wiring
integrated circuit
carbon
circuit device
Prior art date
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Application number
JP59092178A
Other languages
English (en)
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Yutaka Saito
豊 斎藤
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Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Seiko Instruments and Electronics Ltd
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Publication date
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Publication of JPS60235426A publication Critical patent/JPS60235426A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置の製造方法に関し、時には
電極配線層形成方法に関するものである。
従来の電極配線Ｊ１１形成方法は、第１図（ａ）に示す
ように半導体基板上に配線用金属材料Ａｎ等を蒸着し、
その上に写真食刻用感光材（以下レジストと称する）を
塗布する。次に第１図（ｂ）に示すようｖｃ檜託血光あ
入−け船互霞をに卦すて電光Ｌ−モの後現像を行う。次
に第１図（ｃ）に示すように第１図（ｂ）にて形成した
レジストパターンをマスクとして電極配線用金属のエツ
チングを行う。次に、第１図（ａ）　Ｋ示すようにマス
クとして使用したレジストを除去し、所望の配線パター
ンを得るものである。第１回（θ）は第１図（ｄ）の１
−１′線に沿った断面図である。しかしながら、Δλな
どでは露光に用いる光の反射率が高く、ポジ（陽画）型
レジストを用いた場合、第１図（ｃｌ）交差部Δでは反
射した光によって形成したパターンにくびれが生じる。
特に第１図（ａ）交差部Ｂのような箇所では下地段差の
角に近いため、光の集中で配線パターンのくびれが著し
いものとなり、不良の原因となっている。
本発明は、上記欠点を除去するだめの製造方法であり、
第２図１　（ａ）に示すように配：腺金属層のＡ２を蒸
着した後さらＶこその上に例えばカーボン（炭素）ｋ１
０００Ａｌｊ度蒸着し、その後レジス）＝１翅布する。
次に粛２図（１））に示すように投影露光あるいは転写
露光においてｈ元し、七の後現像を行う。次に第２図（
ｅ）にかすように第２図（ｂ）にて形成したレジストパ
ターンをマスクとしてｔａ配線用金属のエツチングを行
う。次に第２図（ａ）に示すようにマスクとして使用し
たレジストを除去し、所望の１線パターンを得るもので
ある。第２図（ｅ）（は第２図（，１）のｎ−ｎ’線に
沿った断面図である。すなわち、本発明によればカーボ
ン？蒸着したことによって配線金属層の露光光の反射率
ケ低下させ、配線パターンのくびれを少なくし、不良率
の低減が可能となる。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ）は電極配線完成前の製造工程順の
断面図、第１図（ｄ）（は完成後の平面図、第１図（ｅ
）は第１図（ｄ）の！−Ｉ′線に沿った断面（ロ）、第
２図（ａ）〜（Ｃ）は本発明の実袖例で電極配線完成前
の製造工程順の断面図、第２図（ｄ）　ｆｌよ完成後の
平面図、第２図（θ）は第２１図（ｄ）のｎ−ｎ’線に
沿った断面図である。 Δ、Ｂ・・・Ａμと下地段差との交差部、ＡＲのくびれ
が発生している状態 １・・・レジスト ２・・・カーボン等の光低反射率層 ５・・パ電極配線用Ａ２ ４・・・８１基板上の８１０２等 ５・・・段差とな／）　Ｐ　ＯＬ　Ｙ　（多結晶）８１
等６・・・８１基板 ７・・・ｋ↓元元 以上 出−（人　セイコーを子工業株式会社 代理人　弁理士　最　上　務 １１図 ！

Claims (1)

    【特許請求の範囲】
  1. 電極配線用金属を蒸着する工程と、その上に光学的反射
    率層を形成する工程と、写真食刻用感光材を塗布する工
    程と、それを露光、現像する工程と、電極配線用金属を
    エツチングする工程とから成る半導体集積回路装置の製
    造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5437961A (en) * 1990-11-27 1995-08-01 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US5445710A (en) * 1991-01-22 1995-08-29 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
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US5707487A (en) * 1991-01-22 1998-01-13 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US5750316A (en) * 1994-03-18 1998-05-12 Fujitsu Limited Manufacture of semiconductor device using a-c anti-reflection coating
US6007732A (en) * 1993-03-26 1999-12-28 Fujitsu Limited Reduction of reflection by amorphous carbon
US6420095B1 (en) 1994-03-18 2002-07-16 Fujitsu Limited Manufacture of semiconductor device using A-C anti-reflection coating

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