JPS6074659A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6074659A JPS6074659A JP58182008A JP18200883A JPS6074659A JP S6074659 A JPS6074659 A JP S6074659A JP 58182008 A JP58182008 A JP 58182008A JP 18200883 A JP18200883 A JP 18200883A JP S6074659 A JPS6074659 A JP S6074659A
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- JP
- Japan
- Prior art keywords
- package
- wires
- finished
- elements
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
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- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/291—Configurations of stacked chips characterised by containers, encapsulations, or other housings for the stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｉｌ１発明の技術分野
本発明は半導体装置、詳しくはベース部とキャップ部と
からなるパッケージにおいて、ベース部の表面と裏面に
半導体回路素子が搭載され封止されてなるパッケージに
関する。
からなるパッケージにおいて、ベース部の表面と裏面に
半導体回路素子が搭載され封止されてなるパッケージに
関する。
（２）技術の背景
ＤｒＴタイプ・パンケージと呼称される半導体素子を封
止するパッケージは第１図に概略断面図で示され、同図
において、１はベース部、２はキャップ部、３は半導体
回路素子（以下には素子という）、４は外リード５と素
子３を接続するワイヤ（１） を示す。キャップ部２はベース部のシールフレーム１ａ
に固着されて素子３を封止する。かかる構造のパッケー
ジの他にｏＩＴタイプ、ＦＰＴタイプ、ＣＣＴタイプ等
種々のパッケージが提供されているが、第１図に示すＤ
ＩＴタイプのパッケージが最も典型的な例であるり、そ
の他のパッケージも図示のパッケージと基本において異
ならない。
止するパッケージは第１図に概略断面図で示され、同図
において、１はベース部、２はキャップ部、３は半導体
回路素子（以下には素子という）、４は外リード５と素
子３を接続するワイヤ（１） を示す。キャップ部２はベース部のシールフレーム１ａ
に固着されて素子３を封止する。かかる構造のパッケー
ジの他にｏＩＴタイプ、ＦＰＴタイプ、ＣＣＴタイプ等
種々のパッケージが提供されているが、第１図に示すＤ
ＩＴタイプのパッケージが最も典型的な例であるり、そ
の他のパッケージも図示のパッケージと基本において異
ならない。
素子３はベース部１の凹部の底に、金・シリコンの共晶
１．半日または接着剤で固定され、金またはアルミニウ
ム製のワイヤ４はボンディングマシンによって素子３の
パッドとベース部１に設けたパッドに接着され、キャン
プ部２は共晶、低融点ガラスまたは接着剤によってシー
ルフレーム１ａに固着される。
１．半日または接着剤で固定され、金またはアルミニウ
ム製のワイヤ４はボンディングマシンによって素子３の
パッドとベース部１に設けたパッドに接着され、キャン
プ部２は共晶、低融点ガラスまたは接着剤によってシー
ルフレーム１ａに固着される。
（３）従来技術と問題点
計算機の記憶容量が最近の６４にビットから２５６にビ
ットを指向するにつれて、パッケージの実装密度（パッ
ケージに搭載される素子の数）の向上が図られているが
、現在の技術でパッケージの実装密度を第１図に見て横
方向に増大するについては（２） 限界に達している。そこで、パンケージの実装密度を縦
方向（上下方向）増大することが試みられ、第１図に示
すパッケージを２個以上積み重ね、この積み重ねた数個
のパッケージを１のスタックまｋはモジュールとして使
用する例がある。しかし、第１図に示すパッケージを単
に積み重ねただけでは全体として容積をとりすぎるので
、大型化することなく実装密度の高められたパッケージ
が要望されている。
ットを指向するにつれて、パッケージの実装密度（パッ
ケージに搭載される素子の数）の向上が図られているが
、現在の技術でパッケージの実装密度を第１図に見て横
方向に増大するについては（２） 限界に達している。そこで、パンケージの実装密度を縦
方向（上下方向）増大することが試みられ、第１図に示
すパッケージを２個以上積み重ね、この積み重ねた数個
のパッケージを１のスタックまｋはモジュールとして使
用する例がある。しかし、第１図に示すパッケージを単
に積み重ねただけでは全体として容積をとりすぎるので
、大型化することなく実装密度の高められたパッケージ
が要望されている。
（４）発明の目的
本発明は上記従来の問題点に鑑み、大型化することなく
（コンパクトで）、かつ、実装密度の高められた半導
体パッケージを提供することを目的とする。
（コンパクトで）、かつ、実装密度の高められた半導
体パッケージを提供することを目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、半導体回路素子を搭
載するパッケージにおいて、該パッケージのベース部の
表面と裏面に前記素子をそれぞれ搭載し封止してなるこ
とを特徴とする半導体装置を提供することによって達成
される。
載するパッケージにおいて、該パッケージのベース部の
表面と裏面に前記素子をそれぞれ搭載し封止してなるこ
とを特徴とする半導体装置を提供することによって達成
される。
（３）
（６）発明の実施例
以下本発明実施例を図面によって詳説する。
本発明の１実施例は第２図に断面図で示され、この実施
例において、素子１１は、パッケージのベース部１２の
表面（図に見て上面）と裏面（図に見て下面）とに搭載
されている。なお、同図において、１３は素子１１のバ
ラＦ゛とベース部に設けられたパッドとを接続する金ま
たはアルミニウムのワイヤ、１４は外リード、１５はベ
ース部のシールフレーム１２ａに接着され素子１１を封
止するキャップを示す。
例において、素子１１は、パッケージのベース部１２の
表面（図に見て上面）と裏面（図に見て下面）とに搭載
されている。なお、同図において、１３は素子１１のバ
ラＦ゛とベース部に設けられたパッドとを接続する金ま
たはアルミニウムのワイヤ、１４は外リード、１５はベ
ース部のシールフレーム１２ａに接着され素子１１を封
止するキャップを示す。
第２図に示すパンケージは次の手順で組み立てる。（図
に見て上方の）素子１１をベース部に従来例と同様共晶
で固着し、同じく上方のワイヤ１３をボンディングマシ
ンで接着する。
に見て上方の）素子１１をベース部に従来例と同様共晶
で固着し、同じく上方のワイヤ１３をボンディングマシ
ンで接着する。
次にパッケージを上下逆になる如く倒置しくひつくりか
えし）、下の半導体チップとワイヤについて上記した手
順を繰り返す。そのとき、素子の゛固着には半日または
接着剤を用いる。その理由は、ベース部が、共晶のため
には４２０’Ｃ１半田付けの（４） ためには３００℃、接着剤のためには２００℃程度に加
熱され、２度目の（下方の）素子の取付け（ダイス付け
）のときに再び共晶によるとすると、最初に固着した（
上方の）素子が位置ずれするおそれがあるからである。
えし）、下の半導体チップとワイヤについて上記した手
順を繰り返す。そのとき、素子の゛固着には半日または
接着剤を用いる。その理由は、ベース部が、共晶のため
には４２０’Ｃ１半田付けの（４） ためには３００℃、接着剤のためには２００℃程度に加
熱され、２度目の（下方の）素子の取付け（ダイス付け
）のときに再び共晶によるとすると、最初に固着した（
上方の）素子が位置ずれするおそれがあるからである。
キャップ１５の封止は、金・錫ペースト、低融点ガラス
または接着剤を用いてなされる。キャップ封止は、上下
それぞれの素子が固定され、ワイヤが接着された後に各
キャンプをその都度封止してもよく、または前記した上
方部分と下方部分のための手順が終った後に、すなわち
両方の素子搭載とワイヤの接着がすべて終った後に両方
のキャップを同時に封止してもよい。いずれの方法をと
るにしても、共晶、低融点ガラス、接着剤についての前
記の温度条件を考慮に入れ、既に取り付けられた部分が
後に加えられる温度によって位置ずれすることのないよ
う配慮する。
または接着剤を用いてなされる。キャップ封止は、上下
それぞれの素子が固定され、ワイヤが接着された後に各
キャンプをその都度封止してもよく、または前記した上
方部分と下方部分のための手順が終った後に、すなわち
両方の素子搭載とワイヤの接着がすべて終った後に両方
のキャップを同時に封止してもよい。いずれの方法をと
るにしても、共晶、低融点ガラス、接着剤についての前
記の温度条件を考慮に入れ、既に取り付けられた部分が
後に加えられる温度によって位置ずれすることのないよ
う配慮する。
（７）発明の効果
以上詳細に説明した如く本発明によれば、パッケージの
ベース部の表と裏の双方面を利用するこ（５） とによってパンケージの実装密度が高められるだけでな
く、■Ｔタイプ、ＦＰＴタイプ、ＣＣＴタイプ等のパッ
ケージについても同様の構成となすことが可能であり、
またベース部の片面にはドライバー回路素子を搭載し、
他方の面にはＥＦＲＯＭ等を搭載することも可能であり
、本発明の適用範囲はこれらすべての場合に及ぶもので
ある。
ベース部の表と裏の双方面を利用するこ（５） とによってパンケージの実装密度が高められるだけでな
く、■Ｔタイプ、ＦＰＴタイプ、ＣＣＴタイプ等のパッ
ケージについても同様の構成となすことが可能であり、
またベース部の片面にはドライバー回路素子を搭載し、
他方の面にはＥＦＲＯＭ等を搭載することも可能であり
、本発明の適用範囲はこれらすべての場合に及ぶもので
ある。
第１図は従来のＤＩＴタイプパッケージの断面図、第２
図は本発明実施例の断面図である。 １１ ゛−半導体チツブ（素子） 、１２−ベース部、
１３−・−ワイヤ、１４−・−外リード、１５− キャ
ップ（６）
図は本発明実施例の断面図である。 １１ ゛−半導体チツブ（素子） 、１２−ベース部、
１３−・−ワイヤ、１４−・−外リード、１５− キャ
ップ（６）
Claims (1)
- 半導体回路素子を搭載するパッケージにおいて、該パッ
ケージのベース部の表面と裏面に前記素子をそれぞれ搭
載し封止してなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182008A JPS6074659A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182008A JPS6074659A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074659A true JPS6074659A (ja) | 1985-04-26 |
Family
ID=16110707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182008A Pending JPS6074659A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074659A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438219A (en) * | 1993-11-30 | 1995-08-01 | Motorola, Inc. | Double-sided oscillator package and method of coupling components thereto |
| US6456168B1 (en) | 2000-12-29 | 2002-09-24 | Cts Corporation | Temperature compensated crystal oscillator assembled on crystal base |
| US6759913B2 (en) | 2001-06-29 | 2004-07-06 | Cts Corporation | Crystal resonator based oscillator formed by attaching two separate housings |
| CN103811434A (zh) * | 2014-02-26 | 2014-05-21 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种ltcc无引线封装 |
-
1983
- 1983-09-30 JP JP58182008A patent/JPS6074659A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438219A (en) * | 1993-11-30 | 1995-08-01 | Motorola, Inc. | Double-sided oscillator package and method of coupling components thereto |
| US6456168B1 (en) | 2000-12-29 | 2002-09-24 | Cts Corporation | Temperature compensated crystal oscillator assembled on crystal base |
| US6759913B2 (en) | 2001-06-29 | 2004-07-06 | Cts Corporation | Crystal resonator based oscillator formed by attaching two separate housings |
| CN103811434A (zh) * | 2014-02-26 | 2014-05-21 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种ltcc无引线封装 |
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