JPS60751A - 半導体集積回路用基板の製造方法 - Google Patents
半導体集積回路用基板の製造方法Info
- Publication number
- JPS60751A JPS60751A JP58108653A JP10865383A JPS60751A JP S60751 A JPS60751 A JP S60751A JP 58108653 A JP58108653 A JP 58108653A JP 10865383 A JP10865383 A JP 10865383A JP S60751 A JPS60751 A JP S60751A
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- Japan
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- shaped groove
- insulating film
- single crystal
- region
- crystal semiconductor
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路の製造方法に関する。
特に誘電体分離形半導体集積回路の集積密度を高める構
造を実現せしめる製造方法を提供することに係わる。
造を実現せしめる製造方法を提供することに係わる。
半導体集積回路においては、各部の寸法を必要最小限に
留め、集積密度を向上せしめることは集積度の改善、コ
ストの低減、および性能の改善の立場から極めて重要で
あり１着効な手段である。
留め、集積密度を向上せしめることは集積度の改善、コ
ストの低減、および性能の改善の立場から極めて重要で
あり１着効な手段である。
最近、広く検討が始ってきている高耐圧誘電体分離形半
導体集積回路においては高耐圧素子を形成する島状単結
晶半導体層（以下、高圧アイランドと呼ぶ）と、低耐圧
素子を形成する島状単結晶半導体層（以下、低圧アイラ
ンドと呼ぶ）との厚さを相異させる。すなわち空乏層伸
長幅が小さく。
導体集積回路においては高耐圧素子を形成する島状単結
晶半導体層（以下、高圧アイランドと呼ぶ）と、低耐圧
素子を形成する島状単結晶半導体層（以下、低圧アイラ
ンドと呼ぶ）との厚さを相異させる。すなわち空乏層伸
長幅が小さく。
通常は接合深さの浅い設計となる低圧アイランドの厚さ
を薄くする手法は、該半導体集積回路の集積密度を向上
する具体的な方法の１つであろう従来、高圧アイランド
に比較して、低圧アイランドを薄くする製造方法として
、第１図に示したものが知られている。すなわち、第１
図（ａ）に示すように単結晶半導体１の低圧アイランド
相当領域を先ず底面部が平担になるように、深さＤだけ
除去し、くぼみを形成する５次に第１図ｆｂ）に示すよ
うに高圧および低圧各アイランドの分離領域相当部にア
ルカリ系の異方性エツチングによすＶ字形溝を形成する
。次に第１図（Ｃ）に示すように、主表面に絶縁膜２ｔ
−形成し、その上に第１図（ｄ）に示すように厚い多結
晶半導体層３を形成する。次に、単結晶半導体１を裏面
側から研磨等によりＶ字形溝の先端部まで除去し、電気
的に絶縁膜２で絶縁分離されたアイランドを形成するつ 以上に述べｆｃ１従来の製造方法には製造上、次に述べ
る問題点がある。すなわち高圧アイランドのＶ字形溝（
以下、第１ｖ字ｍ４と呼ぶ八および低圧アイランドのＶ
字形溝（以下、第２ｖ字溝５と呼ぶ）を形成するにあた
り、フォトリソグラフィーを行なうが第１の問題点はこ
の７オトリソグ２フイー上の困難である。すなわち、第
１図（ｂ）には記載されていないが、選択的に異方性エ
ツチングを行なうにあたり、マスク材（通常は５ｉＱｚ
膜）をフォトリソグラフィーで加工するが、第１Ｖ字溝
４用マスク材と第２ｖ字溝５用マスク材とが異った平面
上にあるｋめ、通常のフォトリソグラフィーを２度行な
うか、どちらかのマスク材の加工を著しく犠牲にするし
かない。後者の場合、第１図（ａ）図中の深ざＤは３０
μｍ程度が通常であるので不可能に近い。
を薄くする手法は、該半導体集積回路の集積密度を向上
する具体的な方法の１つであろう従来、高圧アイランド
に比較して、低圧アイランドを薄くする製造方法として
、第１図に示したものが知られている。すなわち、第１
図（ａ）に示すように単結晶半導体１の低圧アイランド
相当領域を先ず底面部が平担になるように、深さＤだけ
除去し、くぼみを形成する５次に第１図ｆｂ）に示すよ
うに高圧および低圧各アイランドの分離領域相当部にア
ルカリ系の異方性エツチングによすＶ字形溝を形成する
。次に第１図（Ｃ）に示すように、主表面に絶縁膜２ｔ
−形成し、その上に第１図（ｄ）に示すように厚い多結
晶半導体層３を形成する。次に、単結晶半導体１を裏面
側から研磨等によりＶ字形溝の先端部まで除去し、電気
的に絶縁膜２で絶縁分離されたアイランドを形成するつ 以上に述べｆｃ１従来の製造方法には製造上、次に述べ
る問題点がある。すなわち高圧アイランドのＶ字形溝（
以下、第１ｖ字ｍ４と呼ぶ八および低圧アイランドのＶ
字形溝（以下、第２ｖ字溝５と呼ぶ）を形成するにあた
り、フォトリソグラフィーを行なうが第１の問題点はこ
の７オトリソグ２フイー上の困難である。すなわち、第
１図（ｂ）には記載されていないが、選択的に異方性エ
ツチングを行なうにあたり、マスク材（通常は５ｉＱｚ
膜）をフォトリソグラフィーで加工するが、第１Ｖ字溝
４用マスク材と第２ｖ字溝５用マスク材とが異った平面
上にあるｋめ、通常のフォトリソグラフィーを２度行な
うか、どちらかのマスク材の加工を著しく犠牲にするし
かない。後者の場合、第１図（ａ）図中の深ざＤは３０
μｍ程度が通常であるので不可能に近い。
ざらに第２の問題点は、第１ｖ字溝４と第２ｖ字溝５を
同時に異方性エツチングで形成する場合に発生するもの
であるが、第１ｖ字溝４と第２ｖ字溝５とで工・シテン
グ除去量が大幅に異っＳいることである。そのために、
第２ｖ字溝５にとってオーバーエツチングになる。その
之めに低圧アイランド（通常太きさも高圧アイランドに
比べ七小さい）の角部分の形状が損なわれてしまう。そ
の対策として、第１Ｖ字１１１４と第２ｖ字溝５とを分
けて形成する方法があるが、それは工数を増加させる。
同時に異方性エツチングで形成する場合に発生するもの
であるが、第１ｖ字溝４と第２ｖ字溝５とで工・シテン
グ除去量が大幅に異っＳいることである。そのために、
第２ｖ字溝５にとってオーバーエツチングになる。その
之めに低圧アイランド（通常太きさも高圧アイランドに
比べ七小さい）の角部分の形状が損なわれてしまう。そ
の対策として、第１Ｖ字１１１４と第２ｖ字溝５とを分
けて形成する方法があるが、それは工数を増加させる。
本発明の目的はフォトリソグラフィーが容易で容易に所
定形状の島状領域が得られる半導体集積回路用基板の製
造方法を得ることにある。
定形状の島状領域が得られる半導体集積回路用基板の製
造方法を得ることにある。
本発明によれば半導体基板に異方性エツチングで高圧用
および低圧用の溝を形成し、高圧用の溝および低耐圧の
溝の一部をそれにつづくマスク部材の選択的形成と異方
性エツチングとで形成する半導体集積回路用基板の製造
方法を得る。
および低圧用の溝を形成し、高圧用の溝および低耐圧の
溝の一部をそれにつづくマスク部材の選択的形成と異方
性エツチングとで形成する半導体集積回路用基板の製造
方法を得る。
以下、実施例にもとづき、本発明をより詳細に説明する
。
。
第２図は１本発明による誘電体分離形半導体集積回路の
製造方法の一実施例を示す断面図である。
製造方法の一実施例を示す断面図である。
第２図ｔａ）は、（１００）面を有するＮ形単結晶半導
体１０表面に８ｉ０２膜等絶縁膜６を形成し、フォトリ
ソグラフィーにより、第１Ｖ字溝４相当部。
体１０表面に８ｉ０２膜等絶縁膜６を形成し、フォトリ
ソグラフィーにより、第１Ｖ字溝４相当部。
および低耐圧素子形成領域相当部に開口部を設は友状態
を示す。ここで、第１ｖ字溝４側の開口部の幅は、所望
の第１ｖ字壽４の深さから逆算して決められる。また絶
縁膜６の膜９厚は、次に行なう異方性エツチングのマス
ク材として要求される膜厚から逆算して決められる。
を示す。ここで、第１ｖ字溝４側の開口部の幅は、所望
の第１ｖ字壽４の深さから逆算して決められる。また絶
縁膜６の膜９厚は、次に行なう異方性エツチングのマス
ク材として要求される膜厚から逆算して決められる。
第２図（ｂ）は、次にアルカリ系のエツチング液にて異
方性エラチンブレ。Ｕ字形に除去した後新らたにＢ ｉ
Ｑｚ膜等絶縁膜７を形成した状態を示す。
方性エラチンブレ。Ｕ字形に除去した後新らたにＢ ｉ
Ｑｚ膜等絶縁膜７を形成した状態を示す。
ここでＵ字形に除去するときの除去量は、第１図（ａ）
の図中深さＤで示したものと同じ量である。また、ここ
で形成する絶縁膜７は、後に行なう異方性エツチングの
マスク材として要求される膜厚から逆算して決められた
膜厚である。通常それは数千オングストローム（人）か
ら数ミクロンメータ（μｍ）である。
の図中深さＤで示したものと同じ量である。また、ここ
で形成する絶縁膜７は、後に行なう異方性エツチングの
マスク材として要求される膜厚から逆算して決められた
膜厚である。通常それは数千オングストローム（人）か
ら数ミクロンメータ（μｍ）である。
第２図（Ｃ）は、第１ｖ字溝４相当部のＵ字溝の底面部
、および第２ｖ字溝５相当部の絶縁膜７ヲフオトリソグ
ラフイーによＶ、除去した状態を示す。
、および第２ｖ字溝５相当部の絶縁膜７ヲフオトリソグ
ラフイーによＶ、除去した状態を示す。
絶縁膜７ｔ−除去するにあたって、Ｕ字溝の底面部のみ
ならず、側面部の１部も除去する。側面部に露出してい
る結晶面は、（１１１）面であり１次に異方性エツチン
グを行なったとき、側面部に結晶を露出しているにもか
かわらず、Ｕ字形溝はＶ字形溝に形成される。第２図（
ｄ）は、該異方性エツチング後、主表面に新らたな５ｉ
０２膜等絶縁膜２を形成し被覆した状態を示す。第２図
（ｅ）は、該絶縁膜２上に数百ミクロンメートルの厚い
多結晶半導体層３を形成した状態を示す。第２図げ）は
、単結晶半導体１の裏面側から研磨等の方法により、第
１、および第２ｖ字溝の先端部まで除去し、絶縁膜２で
電気的に絶縁分離された高圧および低圧アイランドを形
成した状態を示す。この後、高圧アイランドには、高耐
圧素子をまた低圧アイランドには、低耐圧素子を形成し
、金屑配線により所定の素子間を接続し、所望の回路を
構成せしめて製造を完成する。
ならず、側面部の１部も除去する。側面部に露出してい
る結晶面は、（１１１）面であり１次に異方性エツチン
グを行なったとき、側面部に結晶を露出しているにもか
かわらず、Ｕ字形溝はＶ字形溝に形成される。第２図（
ｄ）は、該異方性エツチング後、主表面に新らたな５ｉ
０２膜等絶縁膜２を形成し被覆した状態を示す。第２図
（ｅ）は、該絶縁膜２上に数百ミクロンメートルの厚い
多結晶半導体層３を形成した状態を示す。第２図げ）は
、単結晶半導体１の裏面側から研磨等の方法により、第
１、および第２ｖ字溝の先端部まで除去し、絶縁膜２で
電気的に絶縁分離された高圧および低圧アイランドを形
成した状態を示す。この後、高圧アイランドには、高耐
圧素子をまた低圧アイランドには、低耐圧素子を形成し
、金屑配線により所定の素子間を接続し、所望の回路を
構成せしめて製造を完成する。
以上、本発明の一実施例による製造方法の詳細について
説明した。本発明による製造方法が、従来の製造方法の
問題点を克服することは明らかである。すなわち、異方
性エツチングを２度行なうが従来の方法と異って１本発
明による製造方法では、第１ｖ字溝４、第２ｖ子溝５共
、深さ方向へのエツチング除去量が同じである。すなわ
ち従来の製造方法で問題であった、第２ｖ字溝５側のオ
ーバーエツチング、特にアイランドの角部のくずれに対
して本発明による製造方法は解決金与える。
説明した。本発明による製造方法が、従来の製造方法の
問題点を克服することは明らかである。すなわち、異方
性エツチングを２度行なうが従来の方法と異って１本発
明による製造方法では、第１ｖ字溝４、第２ｖ子溝５共
、深さ方向へのエツチング除去量が同じである。すなわ
ち従来の製造方法で問題であった、第２ｖ字溝５側のオ
ーバーエツチング、特にアイランドの角部のくずれに対
して本発明による製造方法は解決金与える。
また、第１ｖ字溝４のＵ字形溝の底面と、第２Ｖ字溝５
の開口部とは同一平面上にあり、第２図（Ｃ１の工程で
絶縁膜γに開口部を設けるための７オ、トリソゲラフイ
ーが従来に比較して極めて容易になることは明らかであ
る。そのために、従来設けるの通常でありｔ第１図（ｂ
）の図中りで示すマージンを節約すること１が可能とな
り、その分面積効率を改善することが出来る。
の開口部とは同一平面上にあり、第２図（Ｃ１の工程で
絶縁膜γに開口部を設けるための７オ、トリソゲラフイ
ーが従来に比較して極めて容易になることは明らかであ
る。そのために、従来設けるの通常でありｔ第１図（ｂ
）の図中りで示すマージンを節約すること１が可能とな
り、その分面積効率を改善することが出来る。
最後に本発明による製造方法は、上記の実施例に限られ
るものではなく、第２図（ｄ）に示す工程で絶縁膜２を
形成する前に砒素（Ａ’Ｌあるいはアンチモン等、拡散
定数の小さなＮ形不純物を拡散し、アイランドの底側面
に高不純物濃度層全形成し、素子の特性を改善すること
も可能である。
るものではなく、第２図（ｄ）に示す工程で絶縁膜２を
形成する前に砒素（Ａ’Ｌあるいはアンチモン等、拡散
定数の小さなＮ形不純物を拡散し、アイランドの底側面
に高不純物濃度層全形成し、素子の特性を改善すること
も可能である。
また、本発明による製造方法は上記の実施例のようにＮ
形単結晶半導体に限られるものではなく。
形単結晶半導体に限られるものではなく。
ＰＮ形単結晶半導体についても実施できることは本発明
の主旨からして明らかである。
の主旨からして明らかである。
第１図（ａ）〜（ｅ）は従来の誘電体分離形半導体集積
回路の製造方法をその工程順に示す断面図、第２図（ａ
）〜ｆｆ）は本発明の一実施例による誘電体分離形半導
体集、積回路の製造方法をその工程順に示す断面図であ
る。 ｌ・・・・・・単結晶半導体、２・・・・・・絶縁体、
３・・・・・・多結晶半導体層、４・・・・・・第１Ｖ
′ｆ−溝、５・・・・・・第２ｖ字溝％ ６・・・・・
・絶縁膜、７・・・・・・絶縁膜っ亨１Ｍ 芽１］ 染２回 を 峯２侶
回路の製造方法をその工程順に示す断面図、第２図（ａ
）〜ｆｆ）は本発明の一実施例による誘電体分離形半導
体集、積回路の製造方法をその工程順に示す断面図であ
る。 ｌ・・・・・・単結晶半導体、２・・・・・・絶縁体、
３・・・・・・多結晶半導体層、４・・・・・・第１Ｖ
′ｆ−溝、５・・・・・・第２ｖ字溝％ ６・・・・・
・絶縁膜、７・・・・・・絶縁膜っ亨１Ｍ 芽１］ 染２回 を 峯２侶
Claims (1)
- 【特許請求の範囲】 誘電体分離形半導体集積回路の製造方法において、単結
晶半導体の高耐圧素子を形成する領域の所定の分離領域
、ならびに低耐圧素子を形成する領域の全面もしくは一
部を異方性エツチング法によ、す選択的にＵ字形に除去
する工程、その後前記単結晶半導体の主表面に第１の絶
縁膜を形成し被覆する工程、高耐圧素子を形成する領域
の所定の。 分離領域に相当するＵ字溝の底面部分、および。 低耐圧素子を形成する領域に相当するＵ字溝の底面部分
の所定の分離領域部分の前記第１の絶縁膜を除去する工
程、その状態で異方性エツチングを行ない、１字溝を形
成する工程、その後前記単結晶半導体の主表面に第２の
絶縁膜を形成し被覆する工程、該第２の絶縁膜上に厚い
多結晶半導体層を形成する工程、裏面側から前記１字溝
の先端部まで前記単結晶半導体を除去し、単結晶半導体
を絶縁膜で分離されたアイランド状に加工する工程とを
含むことを特徴とする半導体集積回路用基板の製造方法
っ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108653A JPS60751A (ja) | 1983-06-17 | 1983-06-17 | 半導体集積回路用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108653A JPS60751A (ja) | 1983-06-17 | 1983-06-17 | 半導体集積回路用基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60751A true JPS60751A (ja) | 1985-01-05 |
Family
ID=14490259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108653A Pending JPS60751A (ja) | 1983-06-17 | 1983-06-17 | 半導体集積回路用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60751A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223129A (ja) * | 1985-07-24 | 1987-01-31 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4962360A (en) * | 1988-05-24 | 1990-10-09 | Nippon Steel Corporation | Sensor for electrochemical measurement and method for diagnosing corrosion protective properties of metal surface coating by using the sensor |
| JPH02134666U (ja) * | 1989-04-14 | 1990-11-08 | ||
| JPH0410979U (ja) * | 1990-05-18 | 1992-01-29 | ||
| JPH04130554U (ja) * | 1991-05-27 | 1992-11-30 | オンキヨー株式会社 | 車載用スピーカ装置 |
-
1983
- 1983-06-17 JP JP58108653A patent/JPS60751A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223129A (ja) * | 1985-07-24 | 1987-01-31 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4962360A (en) * | 1988-05-24 | 1990-10-09 | Nippon Steel Corporation | Sensor for electrochemical measurement and method for diagnosing corrosion protective properties of metal surface coating by using the sensor |
| JPH02134666U (ja) * | 1989-04-14 | 1990-11-08 | ||
| JPH0410979U (ja) * | 1990-05-18 | 1992-01-29 | ||
| JPH04130554U (ja) * | 1991-05-27 | 1992-11-30 | オンキヨー株式会社 | 車載用スピーカ装置 |
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