JPS604233A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS604233A JPS604233A JP58112173A JP11217383A JPS604233A JP S604233 A JPS604233 A JP S604233A JP 58112173 A JP58112173 A JP 58112173A JP 11217383 A JP11217383 A JP 11217383A JP S604233 A JPS604233 A JP S604233A
- Authority
- JP
- Japan
- Prior art keywords
- input
- chip
- test
- wafer
- die
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダイソートテストを行ないやすくした集積回路
装５ｉ１に関する。
装５ｉ１に関する。
一般に半導体ウェハ上で各集積回路の性能をテストする
時（ダイソートテスｔｌ、第、を図のように配置歳され
た歩積回路を用い、第２図のように集積回路の四辺に配
置された入出力端子（バンド）に対し、固定カードの針
を均等に接触させて個々の集積回路の性能を判定する。
時（ダイソートテスｔｌ、第、を図のように配置歳され
た歩積回路を用い、第２図のように集積回路の四辺に配
置された入出力端子（バンド）に対し、固定カードの針
を均等に接触させて個々の集積回路の性能を判定する。
図中１はウェハ、２は集積回路チップ領域、３は人出力
パッドである。チップ２内に示されるＰの字はチップの
方向を示す。また入出力パッド３内には、ダイソートテ
ストに必・川なバンドとそうでないパッドとが混在して
いる。
パッドである。チップ２内に示されるＰの字はチップの
方向を示す。また入出力パッド３内には、ダイソートテ
ストに必・川なバンドとそうでないパッドとが混在して
いる。
ところで１枚のウェハ上に配？イされた集積回路チップ
の四辺に配置（ｄされた入出力パッド３に対しては、夕
′イソ−トチストに際し固定カード４の検食針５全各々
の入出力パッド３に均等に接触させる必装があるが、ウ
ェハの反シやイ士々な変形が障害となり、ウェハ上の入
出力パッドと固定カードの針をチップの四辺とも均、畔
に接触させるために、膨大な時間が費される間ｈ・自が
あった。
の四辺に配置（ｄされた入出力パッド３に対しては、夕
′イソ−トチストに際し固定カード４の検食針５全各々
の入出力パッド３に均等に接触させる必装があるが、ウ
ェハの反シやイ士々な変形が障害となり、ウェハ上の入
出力パッドと固定カードの針をチップの四辺とも均、畔
に接触させるために、膨大な時間が費される間ｈ・自が
あった。
本発明は上記実情に鑑みてなされたもので、ウェハ上の
チップのグイソートテスト作業ｉ］Ｆ″、率の改善がは
かれる集積回路装置をルー供し７ようとするものである
。
チップのグイソートテスト作業ｉ］Ｆ″、率の改善がは
かれる集積回路装置をルー供し７ようとするものである
。
本発明はウェハ上での集積回路のダイソートテストに必
要な入出力パッドを一定して、それらを集積回路チップ
の一辺もしくは二辺もしくは三辺に配［ぺし、グイソー
トテスト′に必要でない入出力バンドを残りの辺に配置
することによシ、ダイソートテストに必要な入出力パッ
ドの配置辺数を減らし、以って少ない辺数だから稜辺の
パッドに固ボカードの針を容易に均寺に接触させること
ができ、グイソートテスト作業能率の改善がはかれるよ
うにしたものである。
要な入出力パッドを一定して、それらを集積回路チップ
の一辺もしくは二辺もしくは三辺に配［ぺし、グイソー
トテスト′に必要でない入出力バンドを残りの辺に配置
することによシ、ダイソートテストに必要な入出力パッ
ドの配置辺数を減らし、以って少ない辺数だから稜辺の
パッドに固ボカードの針を容易に均寺に接触させること
ができ、グイソートテスト作業能率の改善がはかれるよ
うにしたものである。
以下図（酌を客照して本発明の一実施例を説明する。第
３１求１−同実施例を示すもので、これはウェハ上の一
つの隼債回１トヘチップのみを示したものである。即ち
集積回路設計の際、ウエノ）上にてその６４ ｒ？＋回
路チップのグイソートテストに必要とする入出力パッド
をチップ２のノ（ラド３１の位置に集合１配置させ、そ
の他のグイソートテストに必要でない入出力パッドをパ
ッド３２〜３４の位置に配貨するものである。
３１求１−同実施例を示すもので、これはウェハ上の一
つの隼債回１トヘチップのみを示したものである。即ち
集積回路設計の際、ウエノ）上にてその６４ ｒ？＋回
路チップのグイソートテストに必要とする入出力パッド
をチップ２のノ（ラド３１の位置に集合１配置させ、そ
の他のグイソートテストに必要でない入出力パッドをパ
ッド３２〜３４の位置に配貨するものである。
ウェハ上におけるダイソートテスト工程では、第４図の
如くチップ２の一辺の入出力パッド３１にのみ固定カー
ド４の針５を当てて性卵を詳価すればよく、固定カード
４の針５をグイソートテスト（１」の入出力パッド３１
Ｋｇ易に均等に接触させることができるものである。
如くチップ２の一辺の入出力パッド３１にのみ固定カー
ド４の針５を当てて性卵を詳価すればよく、固定カード
４の針５をグイソートテスト（１」の入出力パッド３１
Ｋｇ易に均等に接触させることができるものである。
なお本発明は上記実施例に１）艮られることなくζ重々
の応用が可能である。例えば実施例では集植回路チップ
の一辺にある入出力バンドで上記チップの性能判定ｊＯ
行なったが、チップの二辺捷たは三辺のみに配置された
入出力パッドで性能判定を行なうようにしてもよい。
の応用が可能である。例えば実施例では集植回路チップ
の一辺にある入出力バンドで上記チップの性能判定ｊＯ
行なったが、チップの二辺捷たは三辺のみに配置された
入出力パッドで性能判定を行なうようにしてもよい。
以上説明した如く本発明によれｌ・−よ、ウェハ上にお
ｈｆる性能評１ｉ１１ｉにおいて従来のようにチップの
四辺に配［斤された入出力パッドに固定カードの針を均
等に接触させるための調整に膨大な時間を費やすことな
く、ウェハ上でのダ・ｆソートテスト工程における作業
能率を大幅に向−ヒさせることができる。またウェハの
反りやあらゆる変形にも影・跨されることなく、ウェハ
上でのテスト工程をスムースにかつ容易に実行でき、ま
た現在実行されている製造工程を何ら変−することな〈
実施することもできるものである。
ｈｆる性能評１ｉ１１ｉにおいて従来のようにチップの
四辺に配［斤された入出力パッドに固定カードの針を均
等に接触させるための調整に膨大な時間を費やすことな
く、ウェハ上でのダ・ｆソートテスト工程における作業
能率を大幅に向−ヒさせることができる。またウェハの
反りやあらゆる変形にも影・跨されることなく、ウェハ
上でのテスト工程をスムースにかつ容易に実行でき、ま
た現在実行されている製造工程を何ら変−することな〈
実施することもできるものである。
第１１メ１はウエノ・平面図、第２図は従来のダイソー
トテスト状態を示す平面図、第３図は本発明の−：ｉ、
’、 ／Ａ１１例のザ郡を示す平面図、第４図は同実施
例のダイソートテスト状態を示す平面図である。 １・・・ウェハ、２・・・チップ、３．・・・ダ・ｆソ
ーテスト代ｉ係する入出力パッド、３．〜３４・・・グ
イソートテストに１列係しない入出力パッド、４・・・
固定カード、５・・・検査用針。
トテスト状態を示す平面図、第３図は本発明の−：ｉ、
’、 ／Ａ１１例のザ郡を示す平面図、第４図は同実施
例のダイソートテスト状態を示す平面図である。 １・・・ウェハ、２・・・チップ、３．・・・ダ・ｆソ
ーテスト代ｉ係する入出力パッド、３．〜３４・・・グ
イソートテストに１列係しない入出力パッド、４・・・
固定カード、５・・・検査用針。
Claims (1)
- 半導体ウェハ上に配置４された集積回路チップの一辺も
しくは二辺もしくは三辺のみに沿ってダイソートテスト
用入出力パッドを具備することを特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112173A JPS604233A (ja) | 1983-06-22 | 1983-06-22 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112173A JPS604233A (ja) | 1983-06-22 | 1983-06-22 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604233A true JPS604233A (ja) | 1985-01-10 |
Family
ID=14580074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112173A Pending JPS604233A (ja) | 1983-06-22 | 1983-06-22 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449740B1 (en) | 1998-08-05 | 2002-09-10 | Nec Corporation | Conductive paths controllably coupling pad groups arranged along one edge to CPU and to EEPROM in test mode |
-
1983
- 1983-06-22 JP JP58112173A patent/JPS604233A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449740B1 (en) | 1998-08-05 | 2002-09-10 | Nec Corporation | Conductive paths controllably coupling pad groups arranged along one edge to CPU and to EEPROM in test mode |
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