JPS6079731A - 半導体基板連続処理装置 - Google Patents
半導体基板連続処理装置Info
- Publication number
- JPS6079731A JPS6079731A JP58187435A JP18743583A JPS6079731A JP S6079731 A JPS6079731 A JP S6079731A JP 58187435 A JP58187435 A JP 58187435A JP 18743583 A JP18743583 A JP 18743583A JP S6079731 A JPS6079731 A JP S6079731A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- semiconductor substrate
- lot
- stage
- processing stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W95/00—Packaging processes not covered by the other groups of this subclass
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基板を連続して処理する半導体基板連続
処理装置に関する。
処理装置に関する。
半導体装置の製造工程においては生産効率を向上させる
ため複数の基板を１単位ずなわちｌロットとして処理を
行うが、この処理装置は近年の自動化の進展により連続
処理のため複数の処理装置が連続して配設された連続処
理装置の形態をとることが多くなっている。例えば写真
食刻（フォトエツチング）工程ではレジスト塗布→プレ
ベーク→露元→現峨→ヂストペーク→エツチング→レジ
スト剥離といった連続処理が行われる。
ため複数の基板を１単位ずなわちｌロットとして処理を
行うが、この処理装置は近年の自動化の進展により連続
処理のため複数の処理装置が連続して配設された連続処
理装置の形態をとることが多くなっている。例えば写真
食刻（フォトエツチング）工程ではレジスト塗布→プレ
ベーク→露元→現峨→ヂストペーク→エツチング→レジ
スト剥離といった連続処理が行われる。
半導体製品は多品種にわたっているので、各ロットを構
成する半導体基板に対する処理条件は。
成する半導体基板に対する処理条件は。
一般に各ステージにおいてロット毎に異なる。このため
、従来は、連続配設されたステージ数が少ないときには
、ロットが異なる毎に全ステージの装置の処理条件を設
定し直すようにするか、同一処理条件のロットを集めて
まとめて処理を行うよう圧している。一方、連続配設さ
れたステージ数カ多いときには、各処理ステージに常に
１つの口ットのみが存在するように制御を行い、各ステ
ージの装置における処理条件をロットが切換わる都度再
設定するようにしている。
、従来は、連続配設されたステージ数が少ないときには
、ロットが異なる毎に全ステージの装置の処理条件を設
定し直すようにするか、同一処理条件のロットを集めて
まとめて処理を行うよう圧している。一方、連続配設さ
れたステージ数カ多いときには、各処理ステージに常に
１つの口ットのみが存在するように制御を行い、各ステ
ージの装置における処理条件をロットが切換わる都度再
設定するようにしている。
しかしながら、ロットが異なる毎に連続処理装置の全ス
テージの装置の処理条件を設定し直すのは装置の稼動率
を著しく低下させ、同一処理条件リロットを集めて処理
するのは多品種少数生産が通常である半導体装置につい
ては現実的でなく、またこのために他のロットは待たさ
れて停滞する結果になるため、いずれも生産効率は低下
する。
テージの装置の処理条件を設定し直すのは装置の稼動率
を著しく低下させ、同一処理条件リロットを集めて処理
するのは多品種少数生産が通常である半導体装置につい
ては現実的でなく、またこのために他のロットは待たさ
れて停滞する結果になるため、いずれも生産効率は低下
する。
さらに、各処理ステージに常に１つのロットのみを存在
させ各ステージの装置における処理条件をロットが切換
わる都度再設定するのは稼動率の低下は防止できるとし
ても、糸件設定をオペレータが介在して行うのは条件設
定を誤るおそれがあり、また異なる品種のロットにおい
ても同−処３！ｌ！条件が適用されるステージもあるた
め、このステージであるロットの処理完了後に次のロッ
トについての処理糸件設定作業を行うのは煩雑かつ無駄
であし発明の目的〕 本発明は従層技術のこのような問題点に錯みてなされた
もので、各種の半導体基板について装置稼動率を低下さ
せず、かつ確実１よ条件変更をろうことのできる半導体
基板連続処理装置を提供−することを目ｒ白とする。
させ各ステージの装置における処理条件をロットが切換
わる都度再設定するのは稼動率の低下は防止できるとし
ても、糸件設定をオペレータが介在して行うのは条件設
定を誤るおそれがあり、また異なる品種のロットにおい
ても同−処３！ｌ！条件が適用されるステージもあるた
め、このステージであるロットの処理完了後に次のロッ
トについての処理糸件設定作業を行うのは煩雑かつ無駄
であし発明の目的〕 本発明は従層技術のこのような問題点に錯みてなされた
もので、各種の半導体基板について装置稼動率を低下さ
せず、かつ確実１よ条件変更をろうことのできる半導体
基板連続処理装置を提供−することを目ｒ白とする。
上記目的達成のため本発明においては、各処理ステージ
の装置における各半導体基板ロット毎の処理条件を記憶
しており、各処理ステージにおいて現在処理中の半導体
基板ロットと次に処理を行う半導体基板ロットの各処理
条件を比較し、同一処理条件である１合には新たに伯仲
設定を行うことなく連ｉ′−がして処理を行わせる制ｉ
ｔ’ｌｌ装置を具備しており、効率的な半導体装１ろ１
の生産な可能にするものである。
の装置における各半導体基板ロット毎の処理条件を記憶
しており、各処理ステージにおいて現在処理中の半導体
基板ロットと次に処理を行う半導体基板ロットの各処理
条件を比較し、同一処理条件である１合には新たに伯仲
設定を行うことなく連ｉ′−がして処理を行わせる制ｉ
ｔ’ｌｌ装置を具備しており、効率的な半導体装１ろ１
の生産な可能にするものである。
以下１図面を参照しながら本発明の一実施例を詳細に説
明する。
明する。
第１図は本発明にかかる半導体基板連続処理装置の概要
を示す図であって、ローダ部ｌにより半導体基板を所定
位置に載置するとベルトコンベア（図示せず）等によつ
【移送され第１処理ステージ２−１．第２処理ステージ
２−２．・・・、第Ｎ処理ステージ２−Ｎを通ってアン
ローダ３により排出される。各処理ステージにはそれぞ
れ各種の処理を行う装置が設けられており、これらの各
装置ｌはメモリ４ａをＨする制御装置４により制御され
る。また、このような連続処理装置においては処理すべ
き基板の各処理ステージにおける停滞時間が同じになる
ように処理条件や送り速セが定められる。第２図は、あ
る処理ステージにおける基板処理の様子を示した図であ
って処理ステージＭ（２Ｍ）は半導体基板５を４枚保持
することができ。
を示す図であって、ローダ部ｌにより半導体基板を所定
位置に載置するとベルトコンベア（図示せず）等によつ
【移送され第１処理ステージ２−１．第２処理ステージ
２−２．・・・、第Ｎ処理ステージ２−Ｎを通ってアン
ローダ３により排出される。各処理ステージにはそれぞ
れ各種の処理を行う装置が設けられており、これらの各
装置ｌはメモリ４ａをＨする制御装置４により制御され
る。また、このような連続処理装置においては処理すべ
き基板の各処理ステージにおける停滞時間が同じになる
ように処理条件や送り速セが定められる。第２図は、あ
る処理ステージにおける基板処理の様子を示した図であ
って処理ステージＭ（２Ｍ）は半導体基板５を４枚保持
することができ。
この４枚の基板５はロツ）ｍを構成している。この処理
ステージＭ（２Ｍ）は例えば写真食刻工程のベーキング
装置であって、１分ごとに基板１枚分のインデックス送
りを行うことによって処理を行うものである。第３図は
制御装＠４の中にあるメモリ４ａの記′凪内容を示す図
であって、各ロフトについてのデータ領域１１ 、１．
２が（Ｎ保されており、処理ステージＭにおける処理条
件が１３ 、１４によって示されるように、各処理ステ
ージにおける処理条件は同一アドレスに記憶されている
。
ステージＭ（２Ｍ）は例えば写真食刻工程のベーキング
装置であって、１分ごとに基板１枚分のインデックス送
りを行うことによって処理を行うものである。第３図は
制御装＠４の中にあるメモリ４ａの記′凪内容を示す図
であって、各ロフトについてのデータ領域１１ 、１．
２が（Ｎ保されており、処理ステージＭにおける処理条
件が１３ 、１４によって示されるように、各処理ステ
ージにおける処理条件は同一アドレスに記憶されている
。
ここで制Ｎ１装置４の動作を説明すると、第２図のよう
に処理ステージＭ（２Ｍ）でロットｍの半導体基板５ｍ
が処理されているとき、第４図に示すように処理ステー
ジＭにおける処理条件を和、在処皿中のロットｎ１と次
に処理を行５０ツ） ｎｌ ＋ １について比較し、同
じならば条件の再設定を行うことなくロツ）ｍ＋１の基
板をロットｍの基板に続けて処理を行い、Ｐｔなってい
れば、ロツ）ｍの全基板の処理が完了するまでロツ）、
ｍ＋ｔの基板を停留させ、ロットｍの基板の処理が完了
後に移送させる。このような制御は谷スデージの条件に
ついて行われるので、ステージ単位の処理条件が一致す
るロットが連続して流された場合、待ち時間が少なくな
り、装置の稼動効率が上昇する。例えば、第２図に示し
たベーキング装置では１分ごとに基板１枚分のインデッ
クス送りを行っており。
に処理ステージＭ（２Ｍ）でロットｍの半導体基板５ｍ
が処理されているとき、第４図に示すように処理ステー
ジＭにおける処理条件を和、在処皿中のロットｎ１と次
に処理を行５０ツ） ｎｌ ＋ １について比較し、同
じならば条件の再設定を行うことなくロツ）ｍ＋１の基
板をロットｍの基板に続けて処理を行い、Ｐｔなってい
れば、ロツ）ｍの全基板の処理が完了するまでロツ）、
ｍ＋ｔの基板を停留させ、ロットｍの基板の処理が完了
後に移送させる。このような制御は谷スデージの条件に
ついて行われるので、ステージ単位の処理条件が一致す
るロットが連続して流された場合、待ち時間が少なくな
り、装置の稼動効率が上昇する。例えば、第２図に示し
たベーキング装置では１分ごとに基板１枚分のインデッ
クス送りを行っており。
従来は４枚分の基板の処理が完了後に条件の再設定を行
うようにしていたが１本発明を適用することにより０次
のロットの処理条件が同じであれば現在処理中リロット
の最後の基板に続けて次のロットの最初の基板を処理す
ることができ、４分間分の待ち時間を減少させることが
できる。
うようにしていたが１本発明を適用することにより０次
のロットの処理条件が同じであれば現在処理中リロット
の最後の基板に続けて次のロットの最初の基板を処理す
ることができ、４分間分の待ち時間を減少させることが
できる。
以上の実施例において制御装置は通常の汎用計算機や制
御用計算機が使用できる。
御用計算機が使用できる。
以上のように本発明によれば、半導体基板がロット単位
で移送され処理が行われる半導体基板連続処理装置にお
いて、ロット毎に各処理ステージの処理条件を記憶した
メモリを有し、処理ステージごとにこのメモリから引き
出した現在処理中のロットと次に処理を行５０ットの処
理条件とを比較して同じであるときは処理条件の再設定
を行うことなく連続して処理を行わせるようにしている
ので、ステージ単位で同−処理条件が存在するロット間
では待ち時間が減少し、装置の稼動効率。
で移送され処理が行われる半導体基板連続処理装置にお
いて、ロット毎に各処理ステージの処理条件を記憶した
メモリを有し、処理ステージごとにこのメモリから引き
出した現在処理中のロットと次に処理を行５０ットの処
理条件とを比較して同じであるときは処理条件の再設定
を行うことなく連続して処理を行わせるようにしている
ので、ステージ単位で同−処理条件が存在するロット間
では待ち時間が減少し、装置の稼動効率。
生産効率が向上する。また１条件の再設定を制御装置に
よって自動的に行うようにしているので設定の誤りがな
く確実な処理が可能となる。
よって自動的に行うようにしているので設定の誤りがな
く確実な処理が可能となる。
第１図は本発明にかかる半導体基板連続処理装置の描成
の概要を示す図、第２図は処理ステージにおける処理の
１子を示す図、第３図は制御装置内のメモリにおける処
理条件の記憶の様子を示す図、第４図は制御装置の動作
の一部を示すフローチーヤードである。 ２−１．・・・２− Ｎ・・・処理ステージ、４・・・
制御装置、４ａ・・・メモリ、５．ｎ−□ｓ５”＊５１
１＋□・・・半導体基板。 １１ 、１２・・・データ領域、 １３ 、１４・・・
処理ステージＭに対する処理条件データ。 出願人代理人 猪 股 清 第１図 Ｏ 第２図 第３図 第４図
の概要を示す図、第２図は処理ステージにおける処理の
１子を示す図、第３図は制御装置内のメモリにおける処
理条件の記憶の様子を示す図、第４図は制御装置の動作
の一部を示すフローチーヤードである。 ２−１．・・・２− Ｎ・・・処理ステージ、４・・・
制御装置、４ａ・・・メモリ、５．ｎ−□ｓ５”＊５１
１＋□・・・半導体基板。 １１ 、１２・・・データ領域、 １３ 、１４・・・
処理ステージＭに対する処理条件データ。 出願人代理人 猪 股 清 第１図 Ｏ 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 複数の処理ステージが連続して配設され、このステージ
間を半導体基板がロツ）４４１位で移送される半導体基
板連続処理装置において。 前記各処理ステージの装置における各半導体基板ロット
毎の処理条件を記憶したメモリを有し、各処理ステージ
において現在処理中の半導体基板ロットと次に処理を行
う半導体基板ロットの各処理条件を前記メモリから引出
して比較し、同一処理条件である場合には処理条件の再
設定を行うことなく連続して処理を行わせる制御装置を
具備したことを特徴とする半導体基板連続処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187435A JPS6079731A (ja) | 1983-10-06 | 1983-10-06 | 半導体基板連続処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187435A JPS6079731A (ja) | 1983-10-06 | 1983-10-06 | 半導体基板連続処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079731A true JPS6079731A (ja) | 1985-05-07 |
Family
ID=16206006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187435A Pending JPS6079731A (ja) | 1983-10-06 | 1983-10-06 | 半導体基板連続処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260027A (ja) * | 1987-04-16 | 1988-10-27 | Mitsubishi Electric Corp | レジスト塗布装置 |
-
1983
- 1983-10-06 JP JP58187435A patent/JPS6079731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260027A (ja) * | 1987-04-16 | 1988-10-27 | Mitsubishi Electric Corp | レジスト塗布装置 |
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