JPS6080224A - パタ−ン検査装置 - Google Patents
パタ−ン検査装置Info
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- JPS6080224A JPS6080224A JP58187969A JP18796983A JPS6080224A JP S6080224 A JPS6080224 A JP S6080224A JP 58187969 A JP58187969 A JP 58187969A JP 18796983 A JP18796983 A JP 18796983A JP S6080224 A JPS6080224 A JP S6080224A
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- memory
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/82—Auxiliary processes, e.g. cleaning or inspecting
- G03F1/84—Inspecting
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プリント基板用マスク又はプリント基板等の
パターンの欠陥を検査するためのパターン検査装置に関
し、特に特別の検査アルゴリズムを用いてパターンの欠
陥を検査するパターン検査装置に関する。
パターンの欠陥を検査するためのパターン検査装置に関
し、特に特別の検査アルゴリズムを用いてパターンの欠
陥を検査するパターン検査装置に関する。
多数の集積回路（ＩＣ）素子が搭載されて該ＩＣの支持
及び結線を行うプリント基板は例えば第１図（５）に示
すように基板１０の周辺に多数の端子部導体パターン（
ランド）１２をまた内部にＩＣのピンが挿し込まれる多
数の導体パターン（ランド）１４が設けられ、これらは
配線（リード）１６により適宜接続されている。なお図
示しないが導体パターン１４にはＩＣのピン挿し込み用
の孔があけられる。導体パターン１２，１４．１６は周
知のよ。
及び結線を行うプリント基板は例えば第１図（５）に示
すように基板１０の周辺に多数の端子部導体パターン（
ランド）１２をまた内部にＩＣのピンが挿し込まれる多
数の導体パターン（ランド）１４が設けられ、これらは
配線（リード）１６により適宜接続されている。なお図
示しないが導体パターン１４にはＩＣのピン挿し込み用
の孔があけられる。導体パターン１２，１４．１６は周
知のよ。
うにフォトプロセスにより作られる。即ち表面に銅箔を
被着したプリント基板にフォトレジストを塗布し、マス
クを当てて露光し、現像後エツチングし、といった工程
で作られるが、出来上った導体パターンには同図（ロ）
に示す如く、ランド１２以゛外の所にできれば微小導体
パターン（黒点）１８や、同図０に示す如くリード１６
の一部欠落部２０や、また図示しないがランド１２及び
リード１６からひげ状に延長する小突起部（ひげ）など
が存在することがある。
被着したプリント基板にフォトレジストを塗布し、マス
クを当てて露光し、現像後エツチングし、といった工程
で作られるが、出来上った導体パターンには同図（ロ）
に示す如く、ランド１２以゛外の所にできれば微小導体
パターン（黒点）１８や、同図０に示す如くリード１６
の一部欠落部２０や、また図示しないがランド１２及び
リード１６からひげ状に延長する小突起部（ひげ）など
が存在することがある。
これらの形成原因には種々のものがあるが、その１つは
マスクそれ自身に存在する欠陥である。
マスクそれ自身に存在する欠陥である。
マスクは一般には感光剤を塗布したガラス基板に、設計
者が紙面上に画いた白黒パターン（マスク画面）を縮尺
投影し、次いで現像して作られるが、このマスク作成時
にピンホール、黒点、ヒゲなどの欠陥が導入され、また
マスクが繰り返し使用される間にパターンの一部欠落な
どの欠陥が導入されてしまう。従ってマスクは作成時に
、また使用中に適宜欠陥検査し、正常か否かをチェック
する必要がある。
者が紙面上に画いた白黒パターン（マスク画面）を縮尺
投影し、次いで現像して作られるが、このマスク作成時
にピンホール、黒点、ヒゲなどの欠陥が導入され、また
マスクが繰り返し使用される間にパターンの一部欠落な
どの欠陥が導入されてしまう。従ってマスクは作成時に
、また使用中に適宜欠陥検査し、正常か否かをチェック
する必要がある。
従来このマスク検査は目視に依っており、基板上の微細
パターンの全体に亘って顕微鏡などを通してピンホール
、黒点等の有無をチェックしているが、これは相当に厄
介な作業である。
パターンの全体に亘って顕微鏡などを通してピンホール
、黒点等の有無をチェックしているが、これは相当に厄
介な作業である。
このため、係るパターンの欠陥を検査する装置が開発さ
れ、実用に供されている。係る従来のパターン検査装置
は第２図に示す如く、レーザー光源２１からのレーザー
光を走査ミラー２２によって図のＸ方向に走査し、走査
光はスキャナレンズ２３を介しマスク等の被検査パター
ンをもつ被検査体３０に投射され、その透過光は光検知
器２４に入射し、電気信号に変換される。被検査体３０
は図示しないテーブルに搭載され、テーブルはモータ等
によってＹ方向に駆動されるので、レーザ光の走査（Ｘ
方向）とテーブルの移動（Ｙ方向）とによって被検査体
３０の所定の領域が光走査され、そのパターンは光検知
器２４で電気信号に変換される。この電気信号（パター
ン信号）は検査回路４０に入力し、その２次元レジスタ
に格納されたのち所定の検査アルゴリズムによってレジ
スタの所定のビット位置の信号が読出され、欠陥検出が
行なわれる。この検査アルゴリズムは第３図（４）に示
す如く、０°方向に形成されたパターンエツジＴＥＧに
直交する９０°方向の直線状の複数ビットＳ、〜Ｓｎ及
びに、Ｄより成る黒点検出パターンＰαと、その中央両
側の３ピツ）ＧＡＩ〜ＧＡ３゜ＧＢＩ〜ＧＢ３より成る
第１のガードパターンＰｈとその下方両側の１ピツ）Ｇ
Ｃ，ＧＤより成る第２のガードパターンＰｃとで構成さ
れ、走査方向に対し、θ°、９０°、１８０°、２７０
°方向に配置され、る。
れ、実用に供されている。係る従来のパターン検査装置
は第２図に示す如く、レーザー光源２１からのレーザー
光を走査ミラー２２によって図のＸ方向に走査し、走査
光はスキャナレンズ２３を介しマスク等の被検査パター
ンをもつ被検査体３０に投射され、その透過光は光検知
器２４に入射し、電気信号に変換される。被検査体３０
は図示しないテーブルに搭載され、テーブルはモータ等
によってＹ方向に駆動されるので、レーザ光の走査（Ｘ
方向）とテーブルの移動（Ｙ方向）とによって被検査体
３０の所定の領域が光走査され、そのパターンは光検知
器２４で電気信号に変換される。この電気信号（パター
ン信号）は検査回路４０に入力し、その２次元レジスタ
に格納されたのち所定の検査アルゴリズムによってレジ
スタの所定のビット位置の信号が読出され、欠陥検出が
行なわれる。この検査アルゴリズムは第３図（４）に示
す如く、０°方向に形成されたパターンエツジＴＥＧに
直交する９０°方向の直線状の複数ビットＳ、〜Ｓｎ及
びに、Ｄより成る黒点検出パターンＰαと、その中央両
側の３ピツ）ＧＡＩ〜ＧＡ３゜ＧＢＩ〜ＧＢ３より成る
第１のガードパターンＰｈとその下方両側の１ピツ）Ｇ
Ｃ，ＧＤより成る第２のガードパターンＰｃとで構成さ
れ、走査方向に対し、θ°、９０°、１８０°、２７０
°方向に配置され、る。
一方、４５°、１３５°、２２５°、３１５°方向には
第３図（旬の如く、パターンエツジに直交する４５°方
向に形成された黒点検出パターンＰｄ（Ｓ、〜８ ＴＬ
、 Ｋ 。
第３図（旬の如く、パターンエツジに直交する４５°方
向に形成された黒点検出パターンＰｄ（Ｓ、〜８ ＴＬ
、 Ｋ 。
Ｄ）と、第１のカードパターンＰ、（ＧＡ１〜ＧＡ３゜
ＧＢＩ〜ＧＢ３）と、第２のガードパターンＰｆ（ＧＣ
。
ＧＢＩ〜ＧＢ３）と、第２のガードパターンＰｆ（ＧＣ
。
ＧＤ）と、第３のガードパターンＰ！１（Ｇｇｌ〜ＧＥ
ル。
ル。
ＧＦＩ〜ＧＦ＋ｚ）とで構成される検査アルゴリズムが
配置される。
配置される。
このうち、黒点検出パターンＰα、Ｐｄはパターンエツ
ジを検出するとともに、パターンの黒点部の存在及び走
査方向の長さを示し、ガードパターンは検出パターンエ
ツジ近傍におけるパターン屈曲部での誤検出を禁止し、
指定外角度方向の検出を禁止するためのものである。こ
のため検査パターンの各検出ビットにつき次の３つの検
出条件により正常時の被検パターンを判定する。
ジを検出するとともに、パターンの黒点部の存在及び走
査方向の長さを示し、ガードパターンは検出パターンエ
ツジ近傍におけるパターン屈曲部での誤検出を禁止し、
指定外角度方向の検出を禁止するためのものである。こ
のため検査パターンの各検出ビットにつき次の３つの検
出条件により正常時の被検パターンを判定する。
（１）黒点検出パターンＰα、Ｐｄはパターンエツジを
検知し即ち、ビットにとＤの内容が異なることで黒点検
出のスタートを示し、黒点パターンの走査方向の長さを
黒点検出で示す。
検知し即ち、ビットにとＤの内容が異なることで黒点検
出のスタートを示し、黒点パターンの走査方向の長さを
黒点検出で示す。
（２ＬガードパターンＰｂ、ＰｅおよびＰｇは各群とも
中に１個以上の白ビットを含むものとする。
中に１個以上の白ビットを含むものとする。
（３）カードパターンＰｃ 、 Ｐ 、１は同符号であ
ること、すなわち被検パターンエツジの検出時その近傍
に誤検出のおそれのある屈曲部や角度方向である場合に
はガードパターンで誤検出を禁止し、指定角度以外を禁
止するものである。
ること、すなわち被検パターンエツジの検出時その近傍
に誤検出のおそれのある屈曲部や角度方向である場合に
はガードパターンで誤検出を禁止し、指定角度以外を禁
止するものである。
第４図は第２図の検出回路４ｏの２次元シフトレジスタ
４０１に第３図（５）、 （Ｂｌに示す検査パターンを
設定したものである。通常のパターンエツジの方向は０
’、４５°、９００，１３５°、 １８０’、 ２２５
°、２７０’。
４０１に第３図（５）、 （Ｂｌに示す検査パターンを
設定したものである。通常のパターンエツジの方向は０
’、４５°、９００，１３５°、 １８０’、 ２２５
°、２７０’。
３１５°の８方向に限られるから第３図（５）と同じパ
ターンを０°、９０°、１８０°、２７０’、同図（匂
のパターンを４５°、１３５°、２２５°、３１５°に
設定すれば全部のパターンエツジに適用することができ
る。
ターンを０°、９０°、１８０°、２７０’、同図（匂
のパターンを４５°、１３５°、２２５°、３１５°に
設定すれば全部のパターンエツジに適用することができ
る。
この様にして黒点、ヒゲ等の欠陥の検出が可能となり、
又２次元レジスタ４０１に格納されるパターン信号を反
転すれば、欠けの検出もできる。
又２次元レジスタ４０１に格納されるパターン信号を反
転すれば、欠けの検出もできる。
この検査マスクは被検査体３０のパターンの角度が必ら
ず７ Ｘ ｎであるものには適用出来るがその他の角度
のものには過検出のおそれがあり適用出来ないとされて
いる。
ず７ Ｘ ｎであるものには適用出来るがその他の角度
のものには過検出のおそれがあり適用出来ないとされて
いる。
一方、近年係るプリント板のランドパターンとして六角
形のものが利用されつつあり、この場合パターン角度は
合×ｒＬ（３０°、６０°、・・・）という様になる。
形のものが利用されつつあり、この場合パターン角度は
合×ｒＬ（３０°、６０°、・・・）という様になる。
このため、従来はこの検査マスクを備えたパターン検査
装置では、係るパターン角度の異なる被検査体の検査に
用いることができないという問題があり、新たに検査マ
スク及び検査装置を開発する必要があった。
装置では、係るパターン角度の異なる被検査体の検査に
用いることができないという問題があり、新たに検査マ
スク及び検査装置を開発する必要があった。
本発明の目的は、特定角度のパターンを対象として作成
した検査マスクを持つパターン検査装置を他の角度のパ
ターンを持つ被検査体の検査に利用することの可能なパ
ターン検査装置を提供するにある。
した検査マスクを持つパターン検査装置を他の角度のパ
ターンを持つ被検査体の検査に利用することの可能なパ
ターン検査装置を提供するにある。
本発明は、上述の目的の達成のため、被検査体の画像パ
ターンを記憶するレジスタと、所定の検査マスクに従っ
て該レジスタの複数所定位置のビットの論理を取って欠
陥検査する欠陥検査論理回路とを有するパターン検査装
置において、該欠陥検査論理回路によって欠陥検出され
たことに応じて該欠陥検査論理回路の入力データを記憶
するエラーパターンメモリと、該エラーパターンメモリ
の内容を検査して該欠陥検査論理回路の入力条件を変更
する補正回路とを設け、該補正回路が該エラーパターン
メモリから同一のデータパターンをルケ以上検出するこ
とに応じ当該入力条件を変更して該検査マスクを修正す
ることを特徴きしている。
ターンを記憶するレジスタと、所定の検査マスクに従っ
て該レジスタの複数所定位置のビットの論理を取って欠
陥検査する欠陥検査論理回路とを有するパターン検査装
置において、該欠陥検査論理回路によって欠陥検出され
たことに応じて該欠陥検査論理回路の入力データを記憶
するエラーパターンメモリと、該エラーパターンメモリ
の内容を検査して該欠陥検査論理回路の入力条件を変更
する補正回路とを設け、該補正回路が該エラーパターン
メモリから同一のデータパターンをルケ以上検出するこ
とに応じ当該入力条件を変更して該検査マスクを修正す
ることを特徴きしている。
以下、本発明を実施列により詳細に説明する。
第５図は本発明の一実施１）ｔｌブロック図であり、図
中、４０１は２次元メモリであり、第４図に示した如く
、２次元のシフトレジスタで構成され、光検出器２４か
らの直列パターン信号を記憶し、再度二次元のパターン
として格納するもの、４０２はマルチプレクサであり、
２次元メモＩＪ ４０１から第３図の検亘マスクに従っ
て取り出すべきメモ！ｊ ４０１のビット位置の信号群
が入力され、これらの入力信号の各々を後述するマルチ
プレクサ制御回路の出力に従いゲートするもの、４０３
は欠陥検出論理回路であり、欠陥検出論理に従ってマル
チプレクサ４０２を介する入力信号群の論理を取り、欠
陥検出を行なうものであり、第６図の如く構成されるも
のである。即ち、第６図は欠陥検出論理回路４０３の一
例を示す回路図であり、第３図（５）、 （Ｂ）で説明
した検出論理を実現する検出回路である。すなわち検査
パターンの黒点検出パターンＰα又はＰｃｔに属するＤ
を直接に、ＫをＮＯＴ回路４２１を介して検出し、次に
ガードパターンＰＣ又はＰｆは正常時は同符号であるか
ら％Ｇ（’ＩＧＤをＥＸＮＯ几回路種回路４２２し正常
ならば”１”異？ｔＴ ナラば“０“となる。ガードパ
ターンＰｂ又はＰｅ（ＧＡＩ〜ＧＡ３）、Ｐｌｒ又４ｉ
Ｐｅ（’ＪＢＩ〜ＧＢｓ ）ｓ Ｐ！Ｉ （ＧＥＩ〜Ｇ
ＥＦＬ）％ Ｐｙ（Ｇｒ＋〜Ｇ Ｆ ｎ ）は正常時は
１つ以上の白ビットを含むからＮＡＮＤｌ路４２３，４
２４，４２６，４２７により検出し、正常ならば”１”
、異常ならば“０“となる。
中、４０１は２次元メモリであり、第４図に示した如く
、２次元のシフトレジスタで構成され、光検出器２４か
らの直列パターン信号を記憶し、再度二次元のパターン
として格納するもの、４０２はマルチプレクサであり、
２次元メモＩＪ ４０１から第３図の検亘マスクに従っ
て取り出すべきメモ！ｊ ４０１のビット位置の信号群
が入力され、これらの入力信号の各々を後述するマルチ
プレクサ制御回路の出力に従いゲートするもの、４０３
は欠陥検出論理回路であり、欠陥検出論理に従ってマル
チプレクサ４０２を介する入力信号群の論理を取り、欠
陥検出を行なうものであり、第６図の如く構成されるも
のである。即ち、第６図は欠陥検出論理回路４０３の一
例を示す回路図であり、第３図（５）、 （Ｂ）で説明
した検出論理を実現する検出回路である。すなわち検査
パターンの黒点検出パターンＰα又はＰｃｔに属するＤ
を直接に、ＫをＮＯＴ回路４２１を介して検出し、次に
ガードパターンＰＣ又はＰｆは正常時は同符号であるか
ら％Ｇ（’ＩＧＤをＥＸＮＯ几回路種回路４２２し正常
ならば”１”異？ｔＴ ナラば“０“となる。ガードパ
ターンＰｂ又はＰｅ（ＧＡＩ〜ＧＡ３）、Ｐｌｒ又４ｉ
Ｐｅ（’ＪＢＩ〜ＧＢｓ ）ｓ Ｐ！Ｉ （ＧＥＩ〜Ｇ
ＥＦＬ）％ Ｐｙ（Ｇｒ＋〜Ｇ Ｆ ｎ ）は正常時は
１つ以上の白ビットを含むからＮＡＮＤｌ路４２３，４
２４，４２６，４２７により検出し、正常ならば”１”
、異常ならば“０“となる。
黒点検出パターンＰα又はＰｄのＳ、、ＳｒＬは、黒点
検出であるからＯＲ回路４２５の出力となる。
検出であるからＯＲ回路４２５の出力となる。
以上の論理回路のうち、へのグループの論理積をとれば
、第３図（５）の検査パターンの検出条件を、Ａ 十Ｂ
のグループの論理積をアンド回路４２８でされば同図（
Ｂ）の検査パターンの検出条件を満足するもので、この
結果が“１”ならば正常、“０”ならば欠陥と判定され
る。又、各検査パターンの出力をＯＲ回路で論理和をと
ることにより、８方向のどこか一方向以上に欠陥がある
事がわかる。
、第３図（５）の検査パターンの検出条件を、Ａ 十Ｂ
のグループの論理積をアンド回路４２８でされば同図（
Ｂ）の検査パターンの検出条件を満足するもので、この
結果が“１”ならば正常、“０”ならば欠陥と判定され
る。又、各検査パターンの出力をＯＲ回路で論理和をと
ることにより、８方向のどこか一方向以上に欠陥がある
事がわかる。
第５図に戻り、４０４は欠陥パターンメモリであり、マ
ルチプレクサ４０２の出力、即ち、欠陥検出論理回路４
０３の入力データを欠陥検出論理回路４０３の欠陥検出
信号の出力毎に格納するもの、４０５は比較回路であり
、欠陥パターンメモリ４０４の各データパターンの内容
を比較し、同一のデータパターンがルケ存在するか検査
するもの、４０６はマルチプレクサ制御回路であり、比
較回路４０５が同一のデータパターンの複数個存在を検
知した時に、マルチプレクサ４０２を制御して、同一デ
ータパターンがルケ以上存在しない様に、入力信号群の
特定の信号の出力を禁止するためのものである。尚、比
較回路４０５、マルチプレクサ制御回路４０６で補正回
路を構成する。
ルチプレクサ４０２の出力、即ち、欠陥検出論理回路４
０３の入力データを欠陥検出論理回路４０３の欠陥検出
信号の出力毎に格納するもの、４０５は比較回路であり
、欠陥パターンメモリ４０４の各データパターンの内容
を比較し、同一のデータパターンがルケ存在するか検査
するもの、４０６はマルチプレクサ制御回路であり、比
較回路４０５が同一のデータパターンの複数個存在を検
知した時に、マルチプレクサ４０２を制御して、同一デ
ータパターンがルケ以上存在しない様に、入力信号群の
特定の信号の出力を禁止するためのものである。尚、比
較回路４０５、マルチプレクサ制御回路４０６で補正回
路を構成する。
次に第５図実施例構成の動作について説明する。
通常のパターン検査としては、第２図の光検出器２４か
らの直列パターン信号は２次元メモリ４０１に入力され
、２次元パターンとして格納する。ここでマルチプレク
サ４０２のゲート群が全て開かれ、入力信号群が全て出
力を許可されているとすると、欠陥検出論理回路４０３
は、第３図（５）、 （Ｂｌの欠陥検出論理に従って欠
陥検出を行なう。′２次元メモＩ７４０１はシフトクロ
ックに従って順次記憶内容をシフトさせているので、欠
陥検出論理回路４０３はこのシフトと同期して変化する
入力信号群によりＪ−次欠陥検査し、こうして２次元メ
モリ４０１のパターン信号全ての欠陥検査を行なう。
らの直列パターン信号は２次元メモリ４０１に入力され
、２次元パターンとして格納する。ここでマルチプレク
サ４０２のゲート群が全て開かれ、入力信号群が全て出
力を許可されているとすると、欠陥検出論理回路４０３
は、第３図（５）、 （Ｂｌの欠陥検出論理に従って欠
陥検出を行なう。′２次元メモＩ７４０１はシフトクロ
ックに従って順次記憶内容をシフトさせているので、欠
陥検出論理回路４０３はこのシフトと同期して変化する
入力信号群によりＪ−次欠陥検査し、こうして２次元メ
モリ４０１のパターン信号全ての欠陥検査を行なう。
欠陥検出論理回路４０３は欠陥検出を行なうと、欠陥検
出信号を出力する。この欠陥検出信号は図示しない出力
装置において、図面上の対応するアドレス位置にマーク
が付され、人間に欠陥位置を明示する。これとともに欠
陥検出信号を取込タイミングとして欠陥パターンメモリ
４０４はこの時の欠陥検出論理回路４０３の入力信号の
内容（即ち、入力データ）を取込み順次格納する。この
様にして１回の検査が終了すると、即ち２次元メモＩＪ
４０１のシフトが終了すると、比較回路４０５は欠陥
パターンメモリ４０４の内容を検査する。
出信号を出力する。この欠陥検出信号は図示しない出力
装置において、図面上の対応するアドレス位置にマーク
が付され、人間に欠陥位置を明示する。これとともに欠
陥検出信号を取込タイミングとして欠陥パターンメモリ
４０４はこの時の欠陥検出論理回路４０３の入力信号の
内容（即ち、入力データ）を取込み順次格納する。この
様にして１回の検査が終了すると、即ち２次元メモＩＪ
４０１のシフトが終了すると、比較回路４０５は欠陥
パターンメモリ４０４の内容を検査する。
即ち、比較回路４０５は欠陥パターンメモリ４０４の内
容を比較し、同一のデータパターンがルケ以上存在する
か否か判定する。ここで同一のデータパターンの存在を
検出する理由は、欠陥であれば１枚のフィルム又は基板
（即ち被検査体）の中には同じ特徴を持った欠陥の存在
数が少ないという前提により、この様な同じ特徴をルケ
以上持った欠陥は過検出によるものと判定する。比較回
路４０５が同一のデータパターンをルケ以上検出しなか
った時は、係る欠陥検査論理に過検出はないとして、マ
ルチプレクサ制御回路４０６の制御は許可しない。逆に
比較回路４０５が同一のデータパターンをルケ以上検出
した時には、マルチプレクサ制御回路４０６に通知し、
マルチプレクサ制御回路４０６は過検出が生じない様に
マルチプレクサ４０２の出力の一部を禁止する。例えば
、予じめ過検出の生じ易い入力線は経験的にわかってい
るから、黒点検出パターンＰα又はＰｄのビット数を少
なくする様に制御したり、各ガードパターンのビット数
を少なくする様に、マルチプレクサ制御回路４０６はマ
ルチプレクサ４０２の各ゲートを禁止制御する。この様
にして欠陥検査論理（即ち検査マスク）を修正した後、
再度前述と同様に２次元メモリ４０１をシフトさせ、欠
陥検出論理回路４０３で欠陥検出を行なわしめ、欠陥検
出信号によって欠陥パターンメモリ４０４に入力データ
を格納せしめる。この様にして１回の検査終了後、比較
回路４０５は再度欠陥パターンメモＩＪ ４０４の内容
を比較し、同一データパターンの存在を検出する。ここ
で、比較回路４０ムが同一のデータパターンをルケ以上
検出しなかった時は、係る修正された欠陥検査論理に過
検出はないとし−Ｕマルチプレクサ制御回路４０６の制
御を許可せず、係る検査マスクの修正作業は終了する。
容を比較し、同一のデータパターンがルケ以上存在する
か否か判定する。ここで同一のデータパターンの存在を
検出する理由は、欠陥であれば１枚のフィルム又は基板
（即ち被検査体）の中には同じ特徴を持った欠陥の存在
数が少ないという前提により、この様な同じ特徴をルケ
以上持った欠陥は過検出によるものと判定する。比較回
路４０５が同一のデータパターンをルケ以上検出しなか
った時は、係る欠陥検査論理に過検出はないとして、マ
ルチプレクサ制御回路４０６の制御は許可しない。逆に
比較回路４０５が同一のデータパターンをルケ以上検出
した時には、マルチプレクサ制御回路４０６に通知し、
マルチプレクサ制御回路４０６は過検出が生じない様に
マルチプレクサ４０２の出力の一部を禁止する。例えば
、予じめ過検出の生じ易い入力線は経験的にわかってい
るから、黒点検出パターンＰα又はＰｄのビット数を少
なくする様に制御したり、各ガードパターンのビット数
を少なくする様に、マルチプレクサ制御回路４０６はマ
ルチプレクサ４０２の各ゲートを禁止制御する。この様
にして欠陥検査論理（即ち検査マスク）を修正した後、
再度前述と同様に２次元メモリ４０１をシフトさせ、欠
陥検出論理回路４０３で欠陥検出を行なわしめ、欠陥検
出信号によって欠陥パターンメモリ４０４に入力データ
を格納せしめる。この様にして１回の検査終了後、比較
回路４０５は再度欠陥パターンメモＩＪ ４０４の内容
を比較し、同一データパターンの存在を検出する。ここ
で、比較回路４０ムが同一のデータパターンをルケ以上
検出しなかった時は、係る修正された欠陥検査論理に過
検出はないとし−Ｕマルチプレクサ制御回路４０６の制
御を許可せず、係る検査マスクの修正作業は終了する。
逆に比較回路４０５が再び同一のデータパターンをルケ
以上検出した時には、マルチプレクサ制御回路４０６に
通知し、マルチプレクサ制御回路４０６は異なる欠陥検
査論理となる様にマルチプレクサ４０２の各ゲートを禁
止制御する。そして再び同様の検査を行い更に比較、判
定を行って、欠陥検査論理を修正し、最終的に欠陥パタ
ーンメモリ４０４に同一の欠陥データパターンがルケ以
上存在しなくなるまで繰返す。この様にして欠陥パター
ンメモリ４０４に同一のデータパターンがルケ以上存在
しなくなった時のマルチプレクサ４０２の制御パターン
が新しい欠陥検査論理に、その被検査体の欠陥検査に供
される。この比較回路４０５の動作は被検査体のパター
ンが変更される毎に外部から修正要求が出され、最適の
欠陥検査論理の探求が開始される。
以上検出した時には、マルチプレクサ制御回路４０６に
通知し、マルチプレクサ制御回路４０６は異なる欠陥検
査論理となる様にマルチプレクサ４０２の各ゲートを禁
止制御する。そして再び同様の検査を行い更に比較、判
定を行って、欠陥検査論理を修正し、最終的に欠陥パタ
ーンメモリ４０４に同一の欠陥データパターンがルケ以
上存在しなくなるまで繰返す。この様にして欠陥パター
ンメモリ４０４に同一のデータパターンがルケ以上存在
しなくなった時のマルチプレクサ４０２の制御パターン
が新しい欠陥検査論理に、その被検査体の欠陥検査に供
される。この比較回路４０５の動作は被検査体のパター
ンが変更される毎に外部から修正要求が出され、最適の
欠陥検査論理の探求が開始される。
上述の説明では、マルチプレクサ４０２を最適入力条件
の動作のために用いたが、単なるゲート群であってもよ
く、また、予じめ被検査体のパターンが限られている時
にはマルチプレクサ制御回路４０６に予じめそのパター
ンに最適の制御パターンを格納させておき、これによっ
てマルチプレクサを市１ｊ御してもよい。
の動作のために用いたが、単なるゲート群であってもよ
く、また、予じめ被検査体のパターンが限られている時
にはマルチプレクサ制御回路４０６に予じめそのパター
ンに最適の制御パターンを格納させておき、これによっ
てマルチプレクサを市１ｊ御してもよい。
以上本発明を一実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
以上説明した様に、本発明によれば、被検査体の画像パ
ターンを記憶するレジスタと、所定の検査マスクに従っ
て該レジスタの複数所定位置のビットの論理を取って欠
陥検査する欠陥検査論理回路とを有するパターン検査装
置において、該欠陥検査論理回路によって欠陥検出され
たことに応じて該欠陥検査論理回路の入力データを記憶
するエラーパターンメモリと、該エラーパターンメモリ
の内容を検査して該欠陥検査論理回路の入力条件を変更
する補正回路とを設け、該補正回路が該エラーパターン
メモリから同一のデータパターンをルケ以上検出するこ
とに応じ当該入力条件を変更して該検査マスクを修正す
ることを特徴としているので、特定の被検査体の検査マ
スク（欠陥検出論理）を他の被検査体の検査マスクに修
正することができるという効果を奏し、従って新しい検
査マスク、装置を作成する必要がなく、同一の装置の種
々の被検査体のパターン検査が可能となる。
ターンを記憶するレジスタと、所定の検査マスクに従っ
て該レジスタの複数所定位置のビットの論理を取って欠
陥検査する欠陥検査論理回路とを有するパターン検査装
置において、該欠陥検査論理回路によって欠陥検出され
たことに応じて該欠陥検査論理回路の入力データを記憶
するエラーパターンメモリと、該エラーパターンメモリ
の内容を検査して該欠陥検査論理回路の入力条件を変更
する補正回路とを設け、該補正回路が該エラーパターン
メモリから同一のデータパターンをルケ以上検出するこ
とに応じ当該入力条件を変更して該検査マスクを修正す
ることを特徴としているので、特定の被検査体の検査マ
スク（欠陥検出論理）を他の被検査体の検査マスクに修
正することができるという効果を奏し、従って新しい検
査マスク、装置を作成する必要がなく、同一の装置の種
々の被検査体のパターン検査が可能となる。
しかも、欠陥検出された入力データから自動的に修正し
ているので、容易にしかも人間の手をわずられせないで
可能となるという効果も奏し、実用上極めて有用である
。
ているので、容易にしかも人間の手をわずられせないで
可能となるという効果も奏し、実用上極めて有用である
。
第１図は本発明の対象とするプリント基板のパターン構
成図、第２図は従来構成に係るパターン検査装置の構成
図、第３図は第２図構成の電気的検査マスク構成図、第
４図は第２図構成の２次元メモリ構成図、第５図は本発
明の一実施例ブロック図、第６図は第５図構成の要部回
路図である。 図中、３０・・・被検査体、４０１・・・２次元メモリ
、４０２・・・マルチプレクサ、４０３・・・欠陥検出
論理回路、４０４・・・欠陥パターンメモリ、４０５・
・・比較回路、４０６・・・マルチプレクサ制御回路。 特許出願人 富士通株式会社 代理人 弁理士 山 谷 晧 榮 第 １ 図。 、；Ａ） （Ｂ ） （０） 第２図
成図、第２図は従来構成に係るパターン検査装置の構成
図、第３図は第２図構成の電気的検査マスク構成図、第
４図は第２図構成の２次元メモリ構成図、第５図は本発
明の一実施例ブロック図、第６図は第５図構成の要部回
路図である。 図中、３０・・・被検査体、４０１・・・２次元メモリ
、４０２・・・マルチプレクサ、４０３・・・欠陥検出
論理回路、４０４・・・欠陥パターンメモリ、４０５・
・・比較回路、４０６・・・マルチプレクサ制御回路。 特許出願人 富士通株式会社 代理人 弁理士 山 谷 晧 榮 第 １ 図。 、；Ａ） （Ｂ ） （０） 第２図
Claims (1)
- 被検査体の画像パターンを記憶するレジスタと、所定の
検査マスクに従って該レジスタの複数所定位置のビット
の論理を取って欠陥検査する欠陥検査論理回路とを有す
るパターン検査装置において、該欠陥検査論理回路によ
って欠陥検出されたことに応じて該欠陥検査論理回路の
入力データを記憶スルエラーパターンメモリと、該エラ
ーパターンメモリの内容を検査して該欠陥検査論理回路
の入力条件を変更する補正回路とを設り、該補正回路が
該エラーパターンメモリから同一のデータパターンを複
数個検出することに応じ当該入力条件を変更して該検査
マスクを修正す仝ことを特徴とするパターン検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187969A JPS6080224A (ja) | 1983-10-07 | 1983-10-07 | パタ−ン検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187969A JPS6080224A (ja) | 1983-10-07 | 1983-10-07 | パタ−ン検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080224A true JPS6080224A (ja) | 1985-05-08 |
| JPS6323652B2 JPS6323652B2 (ja) | 1988-05-17 |
Family
ID=16215313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187969A Granted JPS6080224A (ja) | 1983-10-07 | 1983-10-07 | パタ−ン検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080224A (ja) |
-
1983
- 1983-10-07 JP JP58187969A patent/JPS6080224A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323652B2 (ja) | 1988-05-17 |
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