JPS6323652B2 - - Google Patents
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- JPS6323652B2 JPS6323652B2 JP18796983A JP18796983A JPS6323652B2 JP S6323652 B2 JPS6323652 B2 JP S6323652B2 JP 18796983 A JP18796983 A JP 18796983A JP 18796983 A JP18796983 A JP 18796983A JP S6323652 B2 JPS6323652 B2 JP S6323652B2
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- JP
- Japan
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- inspection
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- circuit
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- Prior art date
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/82—Auxiliary processes, e.g. cleaning or inspecting
- G03F1/84—Inspecting
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プリント基板用マスク又はプリント
基板等のパターンの欠陥を検査するためのパター
ン検査装置に関し、特に特別の検査アルゴリズム
を用いてパターンの欠陥を検査するパターン検査
装置に関する。
基板等のパターンの欠陥を検査するためのパター
ン検査装置に関し、特に特別の検査アルゴリズム
を用いてパターンの欠陥を検査するパターン検査
装置に関する。
多数の集積回路（IC）素子が搭載されて該IC
の支持及び結線を行うプリント基板は例えば第１
図Ａに示すように基板１０の周辺に多数の端子部
導体パターン（ランド）１２をまた内部にICの
ピンが挿し込まれる多数の導体パターン（ラン
ド）１４が設けられ、これらは配線（リード）１
６により適宜接続されている。なお図示しないが
導体パターン１４にはICのピン挿し込み用の孔
があけられる。導体パターン１２，１４，１６は
周知のようにフオトプロセスにより作られる。即
ち表面に銅箔を被着したプリント基板にフオトレ
ジストを塗布し、マスクを当てて露光し、現像後
エツチングし、といつた工程で作られるが、出来
上つた導体パターンには同図Ｂに示す如く、ラン
ド１２以外の所にできれば微小導体パターン（黒
点）１８や、同図Ｃに示す如くリード１６の一部
欠落部２０や、また図示しないがランド１２及び
リード１６からひげ状の延長する小突起部（ひ
げ）などが存在することがある。
の支持及び結線を行うプリント基板は例えば第１
図Ａに示すように基板１０の周辺に多数の端子部
導体パターン（ランド）１２をまた内部にICの
ピンが挿し込まれる多数の導体パターン（ラン
ド）１４が設けられ、これらは配線（リード）１
６により適宜接続されている。なお図示しないが
導体パターン１４にはICのピン挿し込み用の孔
があけられる。導体パターン１２，１４，１６は
周知のようにフオトプロセスにより作られる。即
ち表面に銅箔を被着したプリント基板にフオトレ
ジストを塗布し、マスクを当てて露光し、現像後
エツチングし、といつた工程で作られるが、出来
上つた導体パターンには同図Ｂに示す如く、ラン
ド１２以外の所にできれば微小導体パターン（黒
点）１８や、同図Ｃに示す如くリード１６の一部
欠落部２０や、また図示しないがランド１２及び
リード１６からひげ状の延長する小突起部（ひ
げ）などが存在することがある。
これらの形成原因には種々のものがあるが、そ
の１つはマスクそれ自身に存在する欠陥である。
マスクは一般には感光剤を塗布したガラス基板
に、設計者が紙面上に画いた白黒パターン（マス
ク画面）を縮尺投影し、次いで現像して作られる
が、このマスク作成時にピンホール、黒点、ヒゲ
などの欠陥が導入され、またマスクが繰り返し使
用される間にパターンの一部欠落などの欠陥が導
入されてしまう。従つてマスクは作成時に、また
使用中に適宜欠陥検査し、正常は否かをチエツク
する必要がある。
の１つはマスクそれ自身に存在する欠陥である。
マスクは一般には感光剤を塗布したガラス基板
に、設計者が紙面上に画いた白黒パターン（マス
ク画面）を縮尺投影し、次いで現像して作られる
が、このマスク作成時にピンホール、黒点、ヒゲ
などの欠陥が導入され、またマスクが繰り返し使
用される間にパターンの一部欠落などの欠陥が導
入されてしまう。従つてマスクは作成時に、また
使用中に適宜欠陥検査し、正常は否かをチエツク
する必要がある。
従来このマスク検査は目視に依つており、基板
上の微細パターンの全体に亘つて顕微鏡などを通
してピンホール、黒点等の有無をチエツクしてい
るが、これは相当に厄介な作業である。
上の微細パターンの全体に亘つて顕微鏡などを通
してピンホール、黒点等の有無をチエツクしてい
るが、これは相当に厄介な作業である。
このため、係るパターンの欠陥を検査する装置
が開発され、実用に供されている。係る従来のパ
ターン検査装置は第２図に示す如く、レーザー光
源２１からのレーザー光を走査ミラー２２によつ
て図のＸ方向に走査し、走査光はスキヤナレンズ
２３を介しマスク等の被検査パターンをもつ被検
査体３０に投射され、その透過光は光検知器２４
に入射し、電気信号に変換される。被検査体３０
は図示しないテーブルに搭載され、テーブルはモ
ータ等によつてＹ方向に駆動されるので、レーザ
光の走査（Ｘ方向）とテーブルの移動（Ｙ方向）
とによつて被検査体３０の所定の領域が光走査さ
れ、そのパターンは光検知器２４で電気信号に変
換される。この電気信号（パターン信号）は検査
回路４０に入力し、その２次元レジスタに格納さ
れたのち所定の検査アルゴリズムによつてレジス
タの所定のビツト位置の信号が読出され、欠陥検
出が行なわれる。この検査アルゴリズムは第３図
Ａに示す如く、0゜方向に形成されたパターンエツ
ジTEGに直交する90゜方向の直線状の複数ビツト
S1〜So及びＫ、Ｄより成る黒点検出パターンPa
と、その中央両側の３ビツトGA1〜GA3、GB1
〜GB3より成る第１のガードパターンPbとその
下方両側の１ビツトGC、GDより成る第２のガー
ドパターンPcとで構成され、走査方向に対し、
0゜、90゜、180゜、270゜方向に配置される。一方、
45゜、135゜225゜、315゜方向には第３図Ｂの如く、パ
ターンエツジに直交する45゜方向に形成された黒
点検出パターンPd（S1〜So、Ｋ、Ｄ）と、第１の
カードパターンPe（GA1〜GA3、GB1〜GB3）
と、第２のガードパターンPf（GC、GD）と、第
３のガードパターンPg（GE1〜GEn、GF1〜
GFn）とで構成される検査アルゴリズムが配置さ
れる。
が開発され、実用に供されている。係る従来のパ
ターン検査装置は第２図に示す如く、レーザー光
源２１からのレーザー光を走査ミラー２２によつ
て図のＸ方向に走査し、走査光はスキヤナレンズ
２３を介しマスク等の被検査パターンをもつ被検
査体３０に投射され、その透過光は光検知器２４
に入射し、電気信号に変換される。被検査体３０
は図示しないテーブルに搭載され、テーブルはモ
ータ等によつてＹ方向に駆動されるので、レーザ
光の走査（Ｘ方向）とテーブルの移動（Ｙ方向）
とによつて被検査体３０の所定の領域が光走査さ
れ、そのパターンは光検知器２４で電気信号に変
換される。この電気信号（パターン信号）は検査
回路４０に入力し、その２次元レジスタに格納さ
れたのち所定の検査アルゴリズムによつてレジス
タの所定のビツト位置の信号が読出され、欠陥検
出が行なわれる。この検査アルゴリズムは第３図
Ａに示す如く、0゜方向に形成されたパターンエツ
ジTEGに直交する90゜方向の直線状の複数ビツト
S1〜So及びＫ、Ｄより成る黒点検出パターンPa
と、その中央両側の３ビツトGA1〜GA3、GB1
〜GB3より成る第１のガードパターンPbとその
下方両側の１ビツトGC、GDより成る第２のガー
ドパターンPcとで構成され、走査方向に対し、
0゜、90゜、180゜、270゜方向に配置される。一方、
45゜、135゜225゜、315゜方向には第３図Ｂの如く、パ
ターンエツジに直交する45゜方向に形成された黒
点検出パターンPd（S1〜So、Ｋ、Ｄ）と、第１の
カードパターンPe（GA1〜GA3、GB1〜GB3）
と、第２のガードパターンPf（GC、GD）と、第
３のガードパターンPg（GE1〜GEn、GF1〜
GFn）とで構成される検査アルゴリズムが配置さ
れる。
このうち、黒点検出パターンPa，Pdはパター
ンエツジを検出するとともに、パターンの黒点部
の存在及び走査方向の長さを示し、ガードパター
ンは検出パターンエツジ近傍におけるパターン屈
曲部での誤検出を禁止し、指定外角度方向の検出
を禁止するためのものである。このため検査パタ
ーンの各検出ビツトにつき次の３つの検出条件に
より正常時の被検パターンを判定する。
ンエツジを検出するとともに、パターンの黒点部
の存在及び走査方向の長さを示し、ガードパター
ンは検出パターンエツジ近傍におけるパターン屈
曲部での誤検出を禁止し、指定外角度方向の検出
を禁止するためのものである。このため検査パタ
ーンの各検出ビツトにつき次の３つの検出条件に
より正常時の被検パターンを判定する。
(1) 黒点検出パターンPa，Pdはパターンエツジ
を検知し即ち、ビツトＫとＤの内容が異なるこ
とで黒点検出のスタートを示し、黒点パターン
の走査方向の長さを黒点検出で示す。
を検知し即ち、ビツトＫとＤの内容が異なるこ
とで黒点検出のスタートを示し、黒点パターン
の走査方向の長さを黒点検出で示す。
(2) ガードパターンPb，PeおよびPgは各群とも
中に１個以上の白ビツトを含むものとする。
中に１個以上の白ビツトを含むものとする。
(3) ガードパターンPc，Pfは同符号であること、
すなわち被検パターンエツジの検出時その近傍
に誤検出のおそれのある屈曲部が角度方向であ
る場合にはガードパターンで誤検出を禁止し、
指定角度以外を禁止するものである。
すなわち被検パターンエツジの検出時その近傍
に誤検出のおそれのある屈曲部が角度方向であ
る場合にはガードパターンで誤検出を禁止し、
指定角度以外を禁止するものである。
第４図は第２図の検出回路４０の２次元シフト
レジスタ４０１に第３図Ａ，Ｂに示す検査パター
ンを設定したものである。通常のパターンエツジ
の方向は0゜、45゜、90゜、135゜、180゜、225゜、270
゜、
315゜の８方向に限られるから第３図Ａと同じパタ
ーンを0゜、90゜、180゜、270゜、同図Ｂのパターンを
45゜、135゜、225゜、315゜に設定すれば全部のパター
ンエツジに適用することができる。
レジスタ４０１に第３図Ａ，Ｂに示す検査パター
ンを設定したものである。通常のパターンエツジ
の方向は0゜、45゜、90゜、135゜、180゜、225゜、270
゜、
315゜の８方向に限られるから第３図Ａと同じパタ
ーンを0゜、90゜、180゜、270゜、同図Ｂのパターンを
45゜、135゜、225゜、315゜に設定すれば全部のパター
ンエツジに適用することができる。
この様にして黒点、ヒゲ等の欠陥の検出が可能
となり、又２次元レジスタ４０１に格納されるパ
ターン信号を反転すれば、欠けの検出もできる。
となり、又２次元レジスタ４０１に格納されるパ
ターン信号を反転すれば、欠けの検出もできる。
この検査マスクは被検査体３０のパターンの角
度が必らずπ／４×ｎであるものには適用出来るが その他の角度のものには過検出のおそれがあり適
用出来ないとされている。
度が必らずπ／４×ｎであるものには適用出来るが その他の角度のものには過検出のおそれがあり適
用出来ないとされている。
一方、近年係るプリント板のランドパターンと
して六角形のものが利用されつつあり、この場合
パターン角度はπ／６×ｎ（30゜、60゜、…）という様 になる。
して六角形のものが利用されつつあり、この場合
パターン角度はπ／６×ｎ（30゜、60゜、…）という様 になる。
このため、従来はこの検査マスクを備えたパタ
ーン検査装置では、係るパターン角度の異なる被
検査体の検査に用いることができないという問題
があり、新たに検査マスク及び検査装置を開発す
る必要があつた。
ーン検査装置では、係るパターン角度の異なる被
検査体の検査に用いることができないという問題
があり、新たに検査マスク及び検査装置を開発す
る必要があつた。
本発明の目的は、特定角度のパターンを対象と
して作成した検査マスクを持つパターン検査装置
を他の角度のパターンを持つ被検査体の検査に利
用することの可能なパターン検査装置を提供する
にある。
して作成した検査マスクを持つパターン検査装置
を他の角度のパターンを持つ被検査体の検査に利
用することの可能なパターン検査装置を提供する
にある。
本発明は、上述の目的の達成のため、被検査体
の画像パターンを記憶するレジスタと、所定の検
査マスクに従つて該レジスタの複数所定位置のビ
ツトの論理を取つて欠陥検査する欠陥検査論理回
路とを有するパターン検査装置において、該欠陥
検査論理回路によつて欠陥検出されたことに応じ
て該欠陥検査論理回路の入力データを記憶するエ
ラーパターンメモリと、該エラーパターンメモリ
の内容を検査して該欠陥検査論理回路の入力条件
を変更する補正回路とを設け、該補正回路が該エ
ラーパターンメモリから同一のデータパターンを
ｎケ以上検出することに応じ当該入力条件を変更
して該検査マスクを修正することを特徴としてい
る。
の画像パターンを記憶するレジスタと、所定の検
査マスクに従つて該レジスタの複数所定位置のビ
ツトの論理を取つて欠陥検査する欠陥検査論理回
路とを有するパターン検査装置において、該欠陥
検査論理回路によつて欠陥検出されたことに応じ
て該欠陥検査論理回路の入力データを記憶するエ
ラーパターンメモリと、該エラーパターンメモリ
の内容を検査して該欠陥検査論理回路の入力条件
を変更する補正回路とを設け、該補正回路が該エ
ラーパターンメモリから同一のデータパターンを
ｎケ以上検出することに応じ当該入力条件を変更
して該検査マスクを修正することを特徴としてい
る。
以下、本発明を実施例により詳細に説明する。
第５図は本発明の一実施例ブロツク図であり、
図中、４０１は２次元メモリであり、第４図に示
した如く、２次元のシフトレジスタで構成され、
光検出器２４からの直列パターン信号を記憶し、
再度二次元のパターンとして格納するもの、４０
２はマルチプレクサであり、２次元メモリ４０１
から第３図の検査マスクに従つて取り出すべきメ
モリ４０１のビツト位置の信号群が入力され、こ
れらの入力信号の各々を後述するマルチプレクサ
制御回路の出力に従いゲートするもの、４０３は
欠陥検出論理回路であり、欠陥検出論理に従つて
マルチプレクサ４０２を介する入力信号群の論理
を取り、欠陥検出を行なうものであり、第６図の
如く構成されるものである。即ち、第６図は欠陥
検出論理回路４０３の一例を示す回路図であり、
第３図Ａ，Ｂで説明した検出論理を実現する検出
回路である。すなわち検査パターンの黒点検出パ
ターンPa又はPdに属するＤを直接に、ＫをNOT
回路４２１を介して検出し、次にガードパターン
Pc又はPfは正常時は同符号であるから、Gc、GD
をEXNOR回路４２２に入力し正常ならば“１”
異常ならば“０”となる。ガードパターンPb又
はPe（GA1〜GA3）、Pb又はPe（GB1〜GB3）、Pg
（GE1〜GEo）、Pg（GF1〜GFo）は正常時は１つ以上
の白ビツドを含むからNAND回路４２３，４２
４，４２６，４２７により検出し、正常ならば
“１”、異常ならば“０”となる。黒点検出パター
ンPa又はPdのS1〜Soは、黒点検出であるからOR
回路４２５の出力となる。
図中、４０１は２次元メモリであり、第４図に示
した如く、２次元のシフトレジスタで構成され、
光検出器２４からの直列パターン信号を記憶し、
再度二次元のパターンとして格納するもの、４０
２はマルチプレクサであり、２次元メモリ４０１
から第３図の検査マスクに従つて取り出すべきメ
モリ４０１のビツト位置の信号群が入力され、こ
れらの入力信号の各々を後述するマルチプレクサ
制御回路の出力に従いゲートするもの、４０３は
欠陥検出論理回路であり、欠陥検出論理に従つて
マルチプレクサ４０２を介する入力信号群の論理
を取り、欠陥検出を行なうものであり、第６図の
如く構成されるものである。即ち、第６図は欠陥
検出論理回路４０３の一例を示す回路図であり、
第３図Ａ，Ｂで説明した検出論理を実現する検出
回路である。すなわち検査パターンの黒点検出パ
ターンPa又はPdに属するＤを直接に、ＫをNOT
回路４２１を介して検出し、次にガードパターン
Pc又はPfは正常時は同符号であるから、Gc、GD
をEXNOR回路４２２に入力し正常ならば“１”
異常ならば“０”となる。ガードパターンPb又
はPe（GA1〜GA3）、Pb又はPe（GB1〜GB3）、Pg
（GE1〜GEo）、Pg（GF1〜GFo）は正常時は１つ以上
の白ビツドを含むからNAND回路４２３，４２
４，４２６，４２７により検出し、正常ならば
“１”、異常ならば“０”となる。黒点検出パター
ンPa又はPdのS1〜Soは、黒点検出であるからOR
回路４２５の出力となる。
以上の論理回路のうち、Ａのグループの論理積
をとれば、第３図Ａの検査パターンの検出条件
を、Ａ＋Ｂのグループの論理積をアンド回路４２
８でとれば同図Ｂの検査パターンの検出条件を満
足するもので、この結果が“１”ならば正常、
“０”ならば欠陥を判定される。又、各検査パタ
ーンの出力をOR回路で論理和をとることによ
り、８方向のどこか一方向以上に欠陥がある事が
わかる。
をとれば、第３図Ａの検査パターンの検出条件
を、Ａ＋Ｂのグループの論理積をアンド回路４２
８でとれば同図Ｂの検査パターンの検出条件を満
足するもので、この結果が“１”ならば正常、
“０”ならば欠陥を判定される。又、各検査パタ
ーンの出力をOR回路で論理和をとることによ
り、８方向のどこか一方向以上に欠陥がある事が
わかる。
第５図に戻り、４０４は欠陥パターンメモリで
あり、マルチプレクサ４０２の出力、即ち、欠陥
検出論理回路４０３の入力データを欠陥検出論理
回路４０３の欠陥検出信号の出力毎に格納するも
の、４０５は比較回路であり、欠陥パターンメモ
リ４０４の各データパターンの内容を比較し、同
一のデータパターンがｎケ存在するか検査するも
の、４０６はマルチプレクサ制御回路であり、比
較回路４０５が同一のデータパターンの複数個存
在を検知した時に、マルチプレクサ４０２を制御
して、同一データパターンがｎケ以上存在しない
様に、入力信号群の特定の信号の出力を禁止する
ためのものである。尚、比較回路４０５、マルチ
プレクサ制御回路４０６で補正回路を構成する。
あり、マルチプレクサ４０２の出力、即ち、欠陥
検出論理回路４０３の入力データを欠陥検出論理
回路４０３の欠陥検出信号の出力毎に格納するも
の、４０５は比較回路であり、欠陥パターンメモ
リ４０４の各データパターンの内容を比較し、同
一のデータパターンがｎケ存在するか検査するも
の、４０６はマルチプレクサ制御回路であり、比
較回路４０５が同一のデータパターンの複数個存
在を検知した時に、マルチプレクサ４０２を制御
して、同一データパターンがｎケ以上存在しない
様に、入力信号群の特定の信号の出力を禁止する
ためのものである。尚、比較回路４０５、マルチ
プレクサ制御回路４０６で補正回路を構成する。
次に第５図実施例構成の動作について説明す
る。通常のパターン検査としては、第２図の光検
出器２４からの直列パターン信号は２次元メモリ
４０１に入力され、２次元パターンとして格納す
る。ここでマルチプレクサ４０２のゲート群が全
て開かれ、入力信号群が全て出力を許可されてい
るとすると、欠陥検出論理回路４０３は、第３図
Ａ，Ｂの欠陥検出論理に従つて欠陥検出を行な
う。２次元メモリ４０１はシフトクロツクに従つ
て順次記憶内容をシフトさせているので、欠陥検
出論理回路４０３はこのシフトと同期して変化す
る入力信号群により順次欠陥検査し、こうして２
次元メモリ４０１のパターン信号全ての欠陥検査
を行なう。欠陥検出論理回路４０３は欠陥検出を
行なうと、欠陥検出信号を出力する。この欠陥検
出信号は図示しない出力装置において、図面上の
対応するアドレス位置にマークが付され、人間に
欠陥位置を明示する。これとともに欠陥検出信号
を取込タイミングとして欠陥パターンメモリ４０
４はこの時の欠陥検出論理回路４０３の入力信号
の内容（即ち、入力データ）を取込み順次格納す
る。この様にして１回の検査が終了すると、即ち
２次元メモリ４０１のシフトが終了すると、比較
回路４０５は欠陥パターンメモリ４０４の内容を
検査する。即ち、比較回路４０５は欠陥パターン
メモリ４０４の内容を比較し、同一のデータパタ
ーンがｎケ以上存在するか否か判定する。ここで
同一のデータパターンの存在を検出する理由は、
欠陥であれば１枚のフイルム又は基板（即ち被検
査体）の中には同じ特徴を持つた欠陥の存在数が
少ないという前提により、この様な同じ特徴をｎ
ケ以上持つた欠陥は過検出によるものと判定す
る。比較回路４０５が同一のデータパターンをｎ
ケ以上検出しなかつた時は、係る欠陥検査論理に
過検出はないとして、マルチプレクサ制御回路４
０６の制御は許可しない。逆に比較回路４０５が
同一のデータパターンをｎケ以上検出した時に
は、マルチプレクサ制御回路４０６に通知し、マ
ルチプレクサ制御回路４０６は過検出が生じない
様にマルチプレクサ４０２の出力の一部を禁止す
る。例えば、予じめ過検出の生じ易い入力線は経
験的にわかつているから、黒点検出パターンPa
又はPdのビツト数を少なくする様に制御したり、
各ガードパターンのビツト数を少なくする様に、
マルチプレクサ制御回路４０６はマルチプレクサ
４０２の各ゲートを禁止制御する。この様して欠
陥検査論理（即ち検査マスク）を修正した後、再
度前述と同様に２次元メモリ４０１をシフトさ
せ、欠陥検出論理回路４０３で欠陥検出を行なわ
しめ、欠陥検出信号によつて欠陥パターンメモリ
４０４に入力データを格納せしめる。この様にし
て１回の検査終了後、比較回路４０５は再度欠陥
パターンメモリ４０４の内容を比較し、同一デー
タパターンの存在を検出する。ここで、比較回路
４０５が同一のデータパターンをｎケ以上検出し
なかつた時は、係る修正された欠陥検査論理に過
検出はないとしてマルチプレクサ制御回路４０６
の制御を許可せず、係る検査マスクの修正作業は
終了する。逆に比較回路４０５が再び同一のデー
タパターンをｎケ以上検出した時には、マルチプ
レクサ制御回路４０６に通知し、マルチプレクサ
制御回路４０６は異なる欠陥検査論理となる様に
マルチプレクサ４０２の各ゲートを禁止制御す
る。そして再び同様の検査を行い更に比較、判定
を行つて、欠陥検査論理を修正し、最終的に欠陥
パターンメモリ４０４に同一の欠陥データパター
ンがｎケ以上存在しなくなるまで繰返す。この様
にして欠陥パターンメモリ４０４に同一のデータ
パターンがｎケ以上存在しなくなつた時のマルチ
プレクサ４０２の制御パターンが新しい欠陥検査
論理に、その被検査体の欠陥検査に供される。こ
の比較回路４０５の動作は被検査体のパターンが
変更される毎に外部から修正要求が出され、最適
の欠陥検査論理の探求が開始される。
る。通常のパターン検査としては、第２図の光検
出器２４からの直列パターン信号は２次元メモリ
４０１に入力され、２次元パターンとして格納す
る。ここでマルチプレクサ４０２のゲート群が全
て開かれ、入力信号群が全て出力を許可されてい
るとすると、欠陥検出論理回路４０３は、第３図
Ａ，Ｂの欠陥検出論理に従つて欠陥検出を行な
う。２次元メモリ４０１はシフトクロツクに従つ
て順次記憶内容をシフトさせているので、欠陥検
出論理回路４０３はこのシフトと同期して変化す
る入力信号群により順次欠陥検査し、こうして２
次元メモリ４０１のパターン信号全ての欠陥検査
を行なう。欠陥検出論理回路４０３は欠陥検出を
行なうと、欠陥検出信号を出力する。この欠陥検
出信号は図示しない出力装置において、図面上の
対応するアドレス位置にマークが付され、人間に
欠陥位置を明示する。これとともに欠陥検出信号
を取込タイミングとして欠陥パターンメモリ４０
４はこの時の欠陥検出論理回路４０３の入力信号
の内容（即ち、入力データ）を取込み順次格納す
る。この様にして１回の検査が終了すると、即ち
２次元メモリ４０１のシフトが終了すると、比較
回路４０５は欠陥パターンメモリ４０４の内容を
検査する。即ち、比較回路４０５は欠陥パターン
メモリ４０４の内容を比較し、同一のデータパタ
ーンがｎケ以上存在するか否か判定する。ここで
同一のデータパターンの存在を検出する理由は、
欠陥であれば１枚のフイルム又は基板（即ち被検
査体）の中には同じ特徴を持つた欠陥の存在数が
少ないという前提により、この様な同じ特徴をｎ
ケ以上持つた欠陥は過検出によるものと判定す
る。比較回路４０５が同一のデータパターンをｎ
ケ以上検出しなかつた時は、係る欠陥検査論理に
過検出はないとして、マルチプレクサ制御回路４
０６の制御は許可しない。逆に比較回路４０５が
同一のデータパターンをｎケ以上検出した時に
は、マルチプレクサ制御回路４０６に通知し、マ
ルチプレクサ制御回路４０６は過検出が生じない
様にマルチプレクサ４０２の出力の一部を禁止す
る。例えば、予じめ過検出の生じ易い入力線は経
験的にわかつているから、黒点検出パターンPa
又はPdのビツト数を少なくする様に制御したり、
各ガードパターンのビツト数を少なくする様に、
マルチプレクサ制御回路４０６はマルチプレクサ
４０２の各ゲートを禁止制御する。この様して欠
陥検査論理（即ち検査マスク）を修正した後、再
度前述と同様に２次元メモリ４０１をシフトさ
せ、欠陥検出論理回路４０３で欠陥検出を行なわ
しめ、欠陥検出信号によつて欠陥パターンメモリ
４０４に入力データを格納せしめる。この様にし
て１回の検査終了後、比較回路４０５は再度欠陥
パターンメモリ４０４の内容を比較し、同一デー
タパターンの存在を検出する。ここで、比較回路
４０５が同一のデータパターンをｎケ以上検出し
なかつた時は、係る修正された欠陥検査論理に過
検出はないとしてマルチプレクサ制御回路４０６
の制御を許可せず、係る検査マスクの修正作業は
終了する。逆に比較回路４０５が再び同一のデー
タパターンをｎケ以上検出した時には、マルチプ
レクサ制御回路４０６に通知し、マルチプレクサ
制御回路４０６は異なる欠陥検査論理となる様に
マルチプレクサ４０２の各ゲートを禁止制御す
る。そして再び同様の検査を行い更に比較、判定
を行つて、欠陥検査論理を修正し、最終的に欠陥
パターンメモリ４０４に同一の欠陥データパター
ンがｎケ以上存在しなくなるまで繰返す。この様
にして欠陥パターンメモリ４０４に同一のデータ
パターンがｎケ以上存在しなくなつた時のマルチ
プレクサ４０２の制御パターンが新しい欠陥検査
論理に、その被検査体の欠陥検査に供される。こ
の比較回路４０５の動作は被検査体のパターンが
変更される毎に外部から修正要求が出され、最適
の欠陥検査論理の探求が開始される。
上述の説明では、マルチプレクサ４０２を最適
入力条件の動作のために用いたが、単なるゲート
群であつてもよく、また、予じめ被検査体のパタ
ーンが限られている時にはマルチプレクサ制御回
路４０６に予じめそのパターンに最適の制御パタ
ーンを格納させておき、これによつてマルチプレ
クサを制御してもよい。
入力条件の動作のために用いたが、単なるゲート
群であつてもよく、また、予じめ被検査体のパタ
ーンが限られている時にはマルチプレクサ制御回
路４０６に予じめそのパターンに最適の制御パタ
ーンを格納させておき、これによつてマルチプレ
クサを制御してもよい。
以上本発明を一実施例により説明したが、本発
明は本発明の主旨に従い種々の変形が可能であ
り、本発明からこれらを排除するものではない。
明は本発明の主旨に従い種々の変形が可能であ
り、本発明からこれらを排除するものではない。
以上説明した様に、本発明によれば、被検査体
の画像パターンを記憶するレジスタと、所定の検
査マスクに従つて該レジスタの複数所定位置のビ
ツトの論理を取つて欠陥検査する欠陥検査論理回
路とを有するパターン検査装置において、該欠陥
検査論理回路によつて欠陥検出されたことに応じ
て該欠陥検査論理回路の入力データを記憶するエ
ラーパターンメモリと、該エラーパターンメモリ
の内容を検査して該欠陥検査論理回路の入力条件
を変更する補正回路とを設け、該補正回路が該エ
ラーパターンメモリから同一のデータパターンを
ｎケ以上検出することに応じ当該入力条件を変更
して該検査マスクを修正することを特徴としてい
るので、特定の被検査体の検査マスク（欠陥検出
論理）を他の被検査体の検査マスクに修正するこ
とができるという効果を奏し、従つて新しい検査
マスク、装置を作成する必要がなく、同一の装置
の種々の被検査体のパターン検査が可能となる。
しかも、欠陥検出された入力データから自動的に
修正しているので、容易にしかも人間の手をわず
らわせないで可能となるという効果も奏し、実用
上極めて有用である。
の画像パターンを記憶するレジスタと、所定の検
査マスクに従つて該レジスタの複数所定位置のビ
ツトの論理を取つて欠陥検査する欠陥検査論理回
路とを有するパターン検査装置において、該欠陥
検査論理回路によつて欠陥検出されたことに応じ
て該欠陥検査論理回路の入力データを記憶するエ
ラーパターンメモリと、該エラーパターンメモリ
の内容を検査して該欠陥検査論理回路の入力条件
を変更する補正回路とを設け、該補正回路が該エ
ラーパターンメモリから同一のデータパターンを
ｎケ以上検出することに応じ当該入力条件を変更
して該検査マスクを修正することを特徴としてい
るので、特定の被検査体の検査マスク（欠陥検出
論理）を他の被検査体の検査マスクに修正するこ
とができるという効果を奏し、従つて新しい検査
マスク、装置を作成する必要がなく、同一の装置
の種々の被検査体のパターン検査が可能となる。
しかも、欠陥検出された入力データから自動的に
修正しているので、容易にしかも人間の手をわず
らわせないで可能となるという効果も奏し、実用
上極めて有用である。
第１図は本発明の対象とするプリント基板のパ
ターン構成図、第２図は従来構成に係るパターン
検査装置の構成図、第３図は第２図構成の電気的
検査マスク構成図、第４図は第２図構成の２次元
メモリ構成図、第５図は本発明の一実施例ブロツ
ク図、第６図は第５図構成の要部回路図である。 図中、３０……被検査体、４０１……２次元メ
モリ、４０２……マルチプレクサ、４０３……欠
陥検出論理回路、４０４……欠陥パターンメモ
リ、４０５……比較回路、４０６……マルチプレ
クサ制御回路。
ターン構成図、第２図は従来構成に係るパターン
検査装置の構成図、第３図は第２図構成の電気的
検査マスク構成図、第４図は第２図構成の２次元
メモリ構成図、第５図は本発明の一実施例ブロツ
ク図、第６図は第５図構成の要部回路図である。 図中、３０……被検査体、４０１……２次元メ
モリ、４０２……マルチプレクサ、４０３……欠
陥検出論理回路、４０４……欠陥パターンメモ
リ、４０５……比較回路、４０６……マルチプレ
クサ制御回路。
Claims (1)
- １ 被検査体の画像パターンを記憶するレジスタ
と、所定の検査マスクに従つて該レジスタの複数
所定位置のビツトの論理を取つて欠陥検査する欠
陥検査論理回路とを有するパターン検査装置にお
いて、該欠陥検査論理回路によつて欠陥検出され
たことに応じて該欠陥検査論理回路の入力データ
を記憶するエラーパターンメモリと、該エラーパ
ターンメモリの内容を検査して該欠陥検査論理回
路の入力条件を変更する補正回路とを設け、該補
正回路が該エラーパターンメモリから同一のデー
タパターンを複数個検出することに応じ当該入力
条件を変更して該検査マスクを修正することを特
徴とするパターン検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187969A JPS6080224A (ja) | 1983-10-07 | 1983-10-07 | パタ−ン検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187969A JPS6080224A (ja) | 1983-10-07 | 1983-10-07 | パタ−ン検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080224A JPS6080224A (ja) | 1985-05-08 |
| JPS6323652B2 true JPS6323652B2 (ja) | 1988-05-17 |
Family
ID=16215313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187969A Granted JPS6080224A (ja) | 1983-10-07 | 1983-10-07 | パタ−ン検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080224A (ja) |
-
1983
- 1983-10-07 JP JP58187969A patent/JPS6080224A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6080224A (ja) | 1985-05-08 |
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