JPS6083081A - Ｃｒｔデイスプレイ制御装置 - Google Patents
Ｃｒｔデイスプレイ制御装置Info
- Publication number
- JPS6083081A JPS6083081A JP58191422A JP19142283A JPS6083081A JP S6083081 A JPS6083081 A JP S6083081A JP 58191422 A JP58191422 A JP 58191422A JP 19142283 A JP19142283 A JP 19142283A JP S6083081 A JPS6083081 A JP S6083081A
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- JP
- Japan
- Prior art keywords
- parallel
- data
- dot
- video
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＲＴディスプレイ制御装置、さらに詳しく
はビデオ信号のドツトサイクルを高速化できるＣＲＴデ
ィスプレイ制御装置に関するものである。
はビデオ信号のドツトサイクルを高速化できるＣＲＴデ
ィスプレイ制御装置に関するものである。
〔背景波Ｊ
近年、カラーグラフィックの普及により、ＣＲＴドツト
ピッチが０．２ ｌ１ｆｆといった高解像度の機種が市
場に出るなどディスプレイモニタの高速化が進んでいる
。
ピッチが０．２ ｌ１ｆｆといった高解像度の機種が市
場に出るなどディスプレイモニタの高速化が進んでいる
。
このような情況の中で、制御装置に使用するデバイスの
速度の制約により望むべき分解能が得られないというよ
うな問題が出てきている。
速度の制約により望むべき分解能が得られないというよ
うな問題が出てきている。
従来例を第１図に示して説明する。
図において、■は映像メモリ２の任意の番地をアクセス
することによシ描画、表示等の制御を行なうディスプレ
イコントローラ２はディスプレイモニタへ出力する表示
データを格納する映像メモリ、３は映像メモリ２から読
み出した複数ビットのデータを並列−直列変換し、シリ
アル信号として送出する並列直列変換部、４はディスプ
レイモニタへ出力するビデオ信号のドライブや合成等を
行なうビデオ変換部、５はディスプレイコントローラ１
のタイミングクロックや映像メモリ出力データのロード
信号、ドツトクロック等を発生するタイミング発生部で
ある。
することによシ描画、表示等の制御を行なうディスプレ
イコントローラ２はディスプレイモニタへ出力する表示
データを格納する映像メモリ、３は映像メモリ２から読
み出した複数ビットのデータを並列−直列変換し、シリ
アル信号として送出する並列直列変換部、４はディスプ
レイモニタへ出力するビデオ信号のドライブや合成等を
行なうビデオ変換部、５はディスプレイコントローラ１
のタイミングクロックや映像メモリ出力データのロード
信号、ドツトクロック等を発生するタイミング発生部で
ある。
かかる従来例では、映像メモリ２より送出される複数ビ
ットの並列データのサイクルは上記ディスプレイコント
ローラ１の表示サイクル、メモリのアクセスタイムによ
り制限される。次にビデオ信号のドツトサイクルは、こ
の並列データの送出サイクルとビット数によシ決定され
る。そのためビデオ信号のドツトサイクルは並列−直列
変換する際に並列データのドツト数が少ない程メモリア
クセス要する時間の比率が大きくなるので、特に一つの
並列データの中に色などのアトリビーートデータが混在
している場合に並列−直列変換のドツト比が小さくなり
、致命的なものになっていた。
ットの並列データのサイクルは上記ディスプレイコント
ローラ１の表示サイクル、メモリのアクセスタイムによ
り制限される。次にビデオ信号のドツトサイクルは、こ
の並列データの送出サイクルとビット数によシ決定され
る。そのためビデオ信号のドツトサイクルは並列−直列
変換する際に並列データのドツト数が少ない程メモリア
クセス要する時間の比率が大きくなるので、特に一つの
並列データの中に色などのアトリビーートデータが混在
している場合に並列−直列変換のドツト比が小さくなり
、致命的なものになっていた。
本発明は、このような事情に鑑みてなされたもので、表
示番地のスキャン速度、映像メモリのアクセスタイム等
によるビデオ信号応答速度への影響が少なく、水平走査
方向の分解能が高いＣＲＴディスプレイ制御装置を提供
することを目的とする。
示番地のスキャン速度、映像メモリのアクセスタイム等
によるビデオ信号応答速度への影響が少なく、水平走査
方向の分解能が高いＣＲＴディスプレイ制御装置を提供
することを目的とする。
本発明の要旨は、映像メモリを偶数番地と奇数番地に分
割して交互にアクセスし、出力を１ドツトずつ互いにず
らすことにより、水平走査方向に飛び越し走査を実施し
て応答速度を向」二し、高分解能表示を実現する点にあ
る。
割して交互にアクセスし、出力を１ドツトずつ互いにず
らすことにより、水平走査方向に飛び越し走査を実施し
て応答速度を向」二し、高分解能表示を実現する点にあ
る。
以下、図を参照して本発明の具体的実施例を説明する。
第２図は本発明の概念を示すブロック図である。
図において２−ａは映像メモリの偶数番地、２− ｂは
同じく奇数番地、６は切換える偶数番地・奇数番地の切
換えをコントロールするブレーン切換部、７はプレーン
切換部６０指令によって番地を切換る番地切換部、８は
番地切換部７に対応して映像メモリとディスプレイコン
トローラ間のデータの入出力を切換るデータ切換部、３
は映像メモリの偶数番地出力データと奇数番地出力デー
タを異なるタイミングで並列−直列変換する並列直列変
換部である。映像メモリ偶数番地２− ａと・同奇数番
地２−ｂは表示の実行中、ブレーン切換部６の指令によ
って１画面スキャンされる毎に、交互にアクセスされる
。
同じく奇数番地、６は切換える偶数番地・奇数番地の切
換えをコントロールするブレーン切換部、７はプレーン
切換部６０指令によって番地を切換る番地切換部、８は
番地切換部７に対応して映像メモリとディスプレイコン
トローラ間のデータの入出力を切換るデータ切換部、３
は映像メモリの偶数番地出力データと奇数番地出力デー
タを異なるタイミングで並列−直列変換する並列直列変
換部である。映像メモリ偶数番地２− ａと・同奇数番
地２−ｂは表示の実行中、ブレーン切換部６の指令によ
って１画面スキャンされる毎に、交互にアクセスされる
。
この２者の出力データは１画面スキャンされる毎に交互
に並列−直列変換された後輪理和により合流し、水平方
向に対する飛び越し走査を実施する。従来飛び校し走査
はＣＲＴのビームのライン方向に実施されてきたが、こ
のようにＣＲＴのビームの走査方向に飛び越し走査を行
なうことによりディスプレイコントローラの１表示すイ
クル、すなわち並列−直列変換サイクル間の送出ドツト
数を２倍にすることが出来る。第３図に並列直列変換部
３の具体例として、４ビツトの映像メモリの出力データ
を並列−直列変換する回路を示す。
に並列−直列変換された後輪理和により合流し、水平方
向に対する飛び越し走査を実施する。従来飛び校し走査
はＣＲＴのビームのライン方向に実施されてきたが、こ
のようにＣＲＴのビームの走査方向に飛び越し走査を行
なうことによりディスプレイコントローラの１表示すイ
クル、すなわち並列−直列変換サイクル間の送出ドツト
数を２倍にすることが出来る。第３図に並列直列変換部
３の具体例として、４ビツトの映像メモリの出力データ
を並列−直列変換する回路を示す。
第３図における偶数スキャン信号、奇数スキャン信号は
ブレーン切換部６から発せられ、ドツトクロック、ロー
ド信号はタイミング発生部５から発せられる。このロー
ド信号を基準にして前記１ドツトの時間差が発生する。
ブレーン切換部６から発せられ、ドツトクロック、ロー
ド信号はタイミング発生部５から発せられる。このロー
ド信号を基準にして前記１ドツトの時間差が発生する。
第４図に、走査ドツトの軌跡を示す。すなわち２つの映
像メモリからの出力データが、交互に飛び越し走査を行
うので、ドツトサイクルが高速化されるのである。例え
ば４ビツト毎に４秤類の色データに分割された１６ビツ
トの並列データを並列−直列変換する場合、従来例では
前記１表示すイクル間で送出されるビデオ信号のドツト
数は４である。本発明では偶数番地および奇数番地の出
力の論理和かとられるため２画面スキャンされた時点で
判断すれば前記１表示すイクルの間に８ドツトのビデオ
信号を送出することかできる。言いかえれば、ビデオ信
号のドツトサイクルを２倍速くすることができるのであ
る。（第４図参照）なお、第３図に示した回路例は、モ
ノクロ表示の例であるが、第３図の回路を３つ備えて、
それぞれＩｔ （レッド）、Ｇ（グリーン）、Ｂ（ブル
ー）の信号を出力するものとすれば、カラー表示に適用
できることはもちろんである。
像メモリからの出力データが、交互に飛び越し走査を行
うので、ドツトサイクルが高速化されるのである。例え
ば４ビツト毎に４秤類の色データに分割された１６ビツ
トの並列データを並列−直列変換する場合、従来例では
前記１表示すイクル間で送出されるビデオ信号のドツト
数は４である。本発明では偶数番地および奇数番地の出
力の論理和かとられるため２画面スキャンされた時点で
判断すれば前記１表示すイクルの間に８ドツトのビデオ
信号を送出することかできる。言いかえれば、ビデオ信
号のドツトサイクルを２倍速くすることができるのであ
る。（第４図参照）なお、第３図に示した回路例は、モ
ノクロ表示の例であるが、第３図の回路を３つ備えて、
それぞれＩｔ （レッド）、Ｇ（グリーン）、Ｂ（ブル
ー）の信号を出力するものとすれば、カラー表示に適用
できることはもちろんである。
以上述べたように本発明によれば、並列直列変換時のデ
ータビット数を多くしたり、高速デバイスを使用するこ
となく、ビデオ信号のドツトサイクルを高速化すること
ができ、その技術的経済的効果は大なるものがある。
ータビット数を多くしたり、高速デバイスを使用するこ
となく、ビデオ信号のドツトサイクルを高速化すること
ができ、その技術的経済的効果は大なるものがある。
第１図は従来例、第２図は本発明のブロック図、第３図
は本発明の並列直列変換部の回路例、第４図は本発明に
よる走査ドツト軌跡例である。 第 ３ 図 第４ 図 ２画面の合皮
は本発明の並列直列変換部の回路例、第４図は本発明に
よる走査ドツト軌跡例である。 第 ３ 図 第４ 図 ２画面の合皮
Claims (1)
- 【特許請求の範囲】 表示制御を行うディスプレイコントローラと、表糸デー
タを格納する映像メモリと、該映像メモリから読み出さ
れた表示データを並列−直列変換する並列直列変換部と
、該並列直列変換部の出力をディスプレイモニタへのド
ライブ信号へ変換するビデオ変換部とを有するラスクス
キャン型ＣＲＴディスプレイ制御装置において、 前記映像メモリを偶数番地と奇数番地とに分割し、その
分割された１す÷像メモリを交互にアクセスするため番
地及びデータをそれぞれ番地切換部、データ切換部を介
して切換制御するプレーン切換部を設けるとともに、前
記並列直列変換部が直列信号を出力する際にドツトデー
タ間に１ドツト分の休止期間を設けて２つの映像メモリ
からの出力データを互いに１ドツトずつずらして出力し
、その論理和を前記ビデオ変換部に送出するようにした
ことを特徴とするＣＲＴ寿す千〒予≠ディスプレイ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191422A JPS6083081A (ja) | 1983-10-12 | 1983-10-12 | Ｃｒｔデイスプレイ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191422A JPS6083081A (ja) | 1983-10-12 | 1983-10-12 | Ｃｒｔデイスプレイ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083081A true JPS6083081A (ja) | 1985-05-11 |
Family
ID=16274347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191422A Pending JPS6083081A (ja) | 1983-10-12 | 1983-10-12 | Ｃｒｔデイスプレイ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083081A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035790A (ja) * | 1989-06-01 | 1991-01-11 | Nec Corp | データ表示装置 |
-
1983
- 1983-10-12 JP JP58191422A patent/JPS6083081A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035790A (ja) * | 1989-06-01 | 1991-01-11 | Nec Corp | データ表示装置 |
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