JPH0623793B2 - ラスタ走査式波形表示装置の輝度補間方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号波形を逐次サンプリングして、ビッ
トマップメモリに記憶させ、このメモリを時間軸アドレ
ス方向へラスタ走査に対応して読出すことによりドット
パターンの波形表示を行うラスタ走査式波形表示装置に
おいて、隣合うサンプリングデータ間をドットで継なぐ
輝度補間方法に関するものである。

〔従来の技術〕

この種の装置において、時間軸方向の分解能を上げるた
めには、サンプリング速度の高速化に対応して、ビット
マップメモリの書込み及び読出し速度並びにその輝度補
間処理の速度も上げる必要がある。

〔発明が解決しようとする課題〕

しかしながら、このような高速化はビットマップメモリ
或は輝度補間回路のコストを高くし、また技術的にも限
界がある。

よって、本発明は、ビットマップメモリの動作速度を上
げることなしに、時間軸方向の分解能を向上させ得た状
態で輝度補間も行えるラスタ走査式波形表示装置の輝度
補間方法を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、この目的を達成するために、入力信号波形を
逐次サンプリングして少なくとも１表示面分の各サンプ
リング周期の振幅データをメモリに記憶させ、このメモ
リから順に読出した１個置のサンプリング周期の振幅デ
ータ群について隣りの振幅データとの間を継なぐように
直線補間した第１のドットデータを逐次作成し、メモリ
から順に読出した残りの１個置のサンプリング周期の振
幅データ群について同様に隣りの振幅データとの間を継
なぐように直線補間した第２のドットデータを逐次作成
し、第１及び第２のドットデータを表示面に対応したド
ットマップデータとしてそれぞれ第１及び第２のビット
マップメモリに記憶させ、第１及び第２のビットマップ
メモリを時間軸アドレス方向にサンプリング速度の1/2
の速度で読出すと共に、第１及び第２のドットデータの
内時間的に後のドットデータを１サンプリング周期だけ
遅延させて、双方のドットデータの論理和を映像信号と
して発生させ、この映像信号を時間軸アドレス方向の読
出しに対応したラスタ走査に従いラスタ走査式波形表示
装置に表示させる。

データ時系列の遅延による整合は、双方のビットマップ
メモリを同時に読出した場合には時間的に後の側のメモ
リの出力信号に遅延回路を後続させるか、或はこのメモ
リの読出しのタイミングを遅延させること等が考えられ
る。

〔作用〕

第１図に示すように、入力波形信号Ａに対してサンプリ
ング回路でサンプリングされたサンプリング周期…T_n、
T_n+1、 T_n+2、 T_n+3、 T_n+4…に対する振幅データ…D_n、 D
_n+1、 D_n+2、 D_n+3、 D_n+4…（同図ａ）が、逐次メモリに
記憶される。そして、ドットデータ作成手段により、同
図ｂに示すように、このメモリから順に読出した１個置
のサンプリング周期…T_n、 T_n+2、 T_n+4…の振幅データに
ついて隣りの振幅データとの間を継なぐように直線補間
した第１のドットデータが逐次作成され、残りの１個置
のサンプリング周期…T_n+1、 T_n+3…の振幅データ群につ
いて同様に直線補間した第２のドットデータが逐次作成
され、第１及び第２のビットマップメモリに記憶され
る。

双方のビットマップメモリに記憶されたドットデータを
同時に読出して遅延させるか或は遅延して読出すことに
より、双方のドットデータの論理和がサンプリングに対
応した時系列の映像信号としてラスタ走査式波形表示装
置に供給されて、同図ｃに示すように表示される。

ちなみに、同図ｄの実線もしくは点線は従来の方法によ
る輝度補間されたドットパターン波形を示すもので、サ
ンプリング速度及びビットマップメモリの動作速度を一
致させた場合に比べて、本発明では単に解像度が向上す
るだけでなく、１個置のデータ間で輝度補間された波形
が縦方向に隣に重なるために、波形が滑らかになる。

〔実施例〕

第２図は、本発明の一実施例によるラスタ走査式波形表
示装置の輝度補間方法の回路構成を示す。

同図において、10はサンプリングパルスS_oを発生するサ
ンプリングパルス発生回路であり、11はそのサンプリン
グパルスS_oを1/2に分周して時間軸アドレス歩進信号Ｓ
を発生する分周回路、12はサンプリングパルスS_oに同期
してサンプリング信号を交互に切換えて出力する切換回
路である。

13はサンプリング回路であり、アナログ入力波形Ａをサ
ンプリングパルスS_oに同期して逐次サンプリングして保
持する。14は、切換回路12により１個置きのサンプリン
グ周期の振幅データ群を供給されてブラウン管表示装置
23のほぼ１表示面分だけ記憶するスタティックRAM であ
る。14a は、切換回路12により残りの１個置きのサンプ
リング周期の振幅データ群を供給されて同様にブラウン
管表示装置23のほぼ１表示画面分だけ記憶するスタティ
ックRAM である。

15はラッチ回路であり、このSRAM14の各時間軸アドレス
の振幅データを時間軸アドレス歩進信号Ｓに同期して逐
次読出して保持する。15a は、このラッチ回路の保持し
た振幅データを時間軸アドレス歩進信号Ｓの１周期分だ
け遅延して逐次保持するラッチ回路である。16は、時間
軸アドレス歩進信号Ｓの周期よりも高い周波数のクロッ
クＫを逐次計数し、かつ計数値がプリセットされたラッ
チ回路15の保持値に一致すると一致信号を出力するカウ
ンタである。16a もラッチ回路15a の保持値をプリセッ
トされて同様な動作を行うカウンタである。17は、カウ
ンタ16、16a が出力する一致信号でセット及びリセット
されるフリップフロップ回路であり、これらの一致信号
が発生する間シリアルドットデータSDを「1」 にする。

18は、ビットマップメモリとしてのマルチポートダイナ
ミックRAM （日立製作所製HM53461-12)群である。このD
RAMは、読出し方向と直交方向へクロックによるシフト
動作でシリアルドットデータを書込み可能である。ま
た、振幅方向アドレスの中間アドレスA_Mで上下両側に２
分割された上側領域18_Ｕ（メモリ容量に応じて１個又は
複数個のDRAMで構成）及び下側領域18_Ｄ（同様に１個又
は複数個）がそれぞれ独立に書込み及び読出しモードに
設定可能になっている。18_ａも同様なDRAMである。

19はメモリ制御回路であり、水平同期信号HSYNC を入力
として、1/2表示面のラスタ走査時間ごとに、DRAM18、1
8_ａの上側領域18_Ｕ及び下側領域18_Ｄを交互に読出し及
び書込みモードに設定すると共に、SRAM14の書込み済み
の１表示面分の領域をブラウン管表示装置23の１表示面
のラスタ走査時間中に２回読出させる。

20は、前述の各部15、 15a、 16、 16a、 17で構成され、か
つ切換回路12から供給される残りの１サンプリング周期
置のサンプリング信号に対するシリアルドットデータ作
成手段である。21は、同時に読出し走査される双方のDR
AM18、18a のうち後のサンプリング周期のシリアルドッ
トデータを記憶したDRAM18a の出力信号を１サンプリン
グ周期だけ遅延させる遅延回路である。22は、双方の映
像信号を入力とするオアゲートである。ブラウン管表示
装置23は、DRAM18の読出しモードの領域を時間軸アドレ
ス方向へ順に読出し、ラスタ走査により波形表示を行な
う。

このように構成されたブラウン管波形表示装置の動作は
次の通りである。

サンプリング回路13でサンプリングされた入力アナログ
波形Ａのサンプリング信号は、サンプリングパルスS_oの
入力ごとにSRAM14又はSRAM14a に逐次交互に記憶され
る。メモリ制御回路19は、例えばDRAM18、18a の上側領
域18_Ｕを読出しモード及び下側領域18_Ｄを書込みモード
に設定すると共に、SRAM14、14a の書込み済みの１表示
面分の領域を書込みの２倍の速度で読出しを行なわせ
る。

一方側のラッチ回路15、15a には、一方の対の隣り合う
時間軸アドレスの振幅データが逐次保持される。これに
より、フリップフロップ回路17からは、双方のドットデ
ータ間、即ち一致信号間を「1」 にするシリアルドットデ
ータSD_１がDRAM18に供給される。そして、上側領域18_Ｕ
の読出し走査が行われる間、下側領域18_Ｄに対して、次
の時間軸アドレス歩進信号Ｓが発生する間に各時間軸ア
ドレスについてクロックＫの入力ごとに振幅アドレスを
逐次歩進させてシリアルドットデータSD_１が高速度で書
込まれる。このように中間アドレスA_Mまでの全ての時間
軸アドレスの書込みが終了した時点で、SRAM14の次の領
域から再度同じ記憶内容を読出されて、逆に上側領域18
_Ｕの書込みを行ない、下側領域18_Ｄの読出しを行わせ
る。

例えば、第３図において、サンプリング周期…T_n〜T_n+4
…について中間アドレスA_Mの上下両側をクロスするデー
タを含んだドットデータ…D_n〜D_n+4…（同図ａ）の場
合、同図ｂに示すように、DRAM18の上側領域18_Ｕを読出
しモードにする間、下側領域18_Ｄに対して、中間アドレ
スA_Mまでシリアルドットデータ…SD_1n、 SD_1n+1…が書込
まれ、上側領域18_Ｕには読出しモードであることによ
り、このシリアルドットデータが発生していても書込ま
れない。次いで、下側領域18_Ｄを読出しモードにする
間、再度シリアルドットデータ…SD_1n、 SD_1n+1…が発生
しても、中間アドレスA_Mまでは書込まれず、上側領域18
_Ｕにのみ書込まれる。このようにDRAM18の上側領域18_Ｕ
及び下側領域18_Ｄを交互に書込み及び読出し制御され
る。同様にしてシリアルドットデータ作成手段20でもシ
リアルドットデータ…SD_2n…が作成され（同図ｂ）、DR
AM18a に書き込まれる。そして、DRAM18と同時に読出さ
れたドットデータが遅延回路21において遅延させられ
て、オアゲート22でサンプリングに対応した時系列で合
成され、ブラウン管表示装置23では、同図ｃに示すよう
に、サンプリング波形を直線補間した高分解能の波形デ
ータが、振幅方向へ隣に重ねられて表示される。

以上、この実施例によればマイクロプロセッサを用いる
ことなく、簡単なハードウエア回路で入力波形のサンプ
リング点間を直線的に輝度補間したシリアルドットデー
タが作成され、そのままクロックに同期してビットマッ
プメモリに書込み可能になる。したがって、ドットマッ
プデータの作成及び書込みが簡単、かつ高速化できる。

前述の実施例において、スタティックメモリは１個にし
てその後にスイッチ回路を後続させて交互に双方の対の
ラッチ回路に振幅データを供給するようにしても良い。
また、アナログ入力信号が複数チャネルの場合、前述の
１対のSRAM、ドットデータ作成手段を対応する個数分だ
け用意し、各フリップフロップ回路のシリアルデータを
オアゲートを通して１対のDRAMへそれぞれ供給するよう
に構成する。

前述の１群のDRAMの代りに１ブラウン管表示面に相当す
る容量のビットマップメモリを２表示面分用意した場
合、メモリ制御回路により双方のビットマップメモリを
交互に読出し及び書込みモードに設定し、書込み時に各
時間軸アドレスについて逐次振幅アドレスの０番地から
最大アドレスまでシリアルドットデータの書込みを行わ
せるように構成することができる。この場合、SRAMはビ
ットマップメモリに対して２倍でなく同一速度で読出す
ことができる。また、回路構成が複雑になることを甘受
するならば、時系列を整合するためには、前述の遅延回
路を用いる代りに一方のビットマップメモリの読出しを
時間軸アドレス歩進の半周期分遅延させて読出し、また
ビットマップメモリは従来の方法に従いアドレス指定を
行いつつ書込みを行う方式のメモリを用いることも考え
られる。

〔発明の効果〕

以上、本発明によれば、サンプリング速度を向上させた
状態で、対応して直線補間及びドットマップメモリのク
ロック速度を高くしなくても、輝度補間した上で時間軸
方向の解像度を向上させ得る。しかも、表示波形が、階
段状に比べて重なり部分が増えるために滑らかになる。

【図面の簡単な説明】 第１図は本発明の原理を説明する図、第２図は本発明の
輝度補間方法を実施する回路例の構成を説明する図及び
第３図は同実施例の動作を説明する図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力信号波形を逐次サンプリングして少な
   くとも１表示面分の各サンプリング周期の振幅データを
   メモリに記憶させ、 このメモリから順に読出した１個置の前記サンプリング
   周期の前記振幅データ群について隣りの前記振幅データ
   との間を継なぐように直線補間した第１のドットデータ
   を逐次作成し、 前記メモリから順に読出した残りの１個置の前記サンプ
   リング周期の前記振幅データ群について同様に隣りの前
   記振幅データとの間を継なぐように直線補間した第２の
   ドットデータを逐次作成し、 前記第１及び第２のドットデータを前記表示面に対応し
   たドットマップデータとしてそれぞれ第１及び第２のド
   ットマップメモリに記憶させ、 これらの第１及び第２のビットマップメモリを時間軸ア
   ドレス方向にサンプリング速度の1/2で読出すと共に、
   前記第１及び第２のドットデータの内時間的に後のドッ
   トデータを１前記サンプリング周期だけ遅延させて、前
   記双方のドットデータの論理和を映像信号として発生さ
   せ、 この映像信号を前記時間軸アドレス方向の読出しに対応
   したラスタ走査に従いラスタ走査式波形表示装置に表示
   させる、ことを特徴とするラスタ走査式波形表示装置の
   輝度補間方法。