JPS6256533B2 - - Google Patents

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JPS6256533B2
JPS6256533B2 JP55500324A JP50032480A JPS6256533B2 JP S6256533 B2 JPS6256533 B2 JP S6256533B2 JP 55500324 A JP55500324 A JP 55500324A JP 50032480 A JP50032480 A JP 50032480A JP S6256533 B2 JPS6256533 B2 JP S6256533B2
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Ransu Haakan
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RANSU HAAKAN
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Publication of JPS6256533B2 publication Critical patent/JPS6256533B2/ja
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays

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  • Physics & Mathematics (AREA)
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  • Theoretical Computer Science (AREA)
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  • Controls And Circuits For Display Device (AREA)
  • Image Generation (AREA)
  • Digital Computer Display Output (AREA)
  • Closed-Circuit Television Systems (AREA)
  • Processing Of Color Television Signals (AREA)

Description

請求の範囲 １ 制御装置４０と表示モニタ３０とを含むデイ
ジタル・カラー・グラフイツク映像装置におい
て、 モニタ３０の複数の所定の点に異なつた列を定
める複数の２進情報単位を記憶し、また前記複数
の定点に書込禁止情報を定める複数の２進単位を
記憶する多数のマトリクス（M1―M16）として
構成されたビデオ・メモリ５０と、 前記表示モニタにカラー情報を送る回路装置５
２と、 コンピユータの負荷を減らすため制御コンピユ
ータ２０からの情報を前以つて記憶した情報と組
合せることにより画像情報を発生する算術論理装
置４３６と、 モニタ上に連続曲線をプロツトするため前記カ
ラー情報を受信するとＸ，Ｙ方向にアドレス情報
を「１」だけ増減する回路装置３００，３０４，
３０８，３１２と、 曲線の始点を定める複数のアドレスを任意にア
ドレスする回路装置３２４と、 を含むデイジタル・カラー・グラフイツク映像装
置。 ２ 請求の範囲第１項記載のデイジタル・カラ
ー・グラフイツク映像装置において、書込は１語
ずつ実行され、ここで各語はモニタ上の１点を定
義し、一方情報の読出しは数点ずつ同時に実行さ
れるように前記ビデオ・メモリが構成されている
デイジタル・カラー・グラフイツク映像装置。 発明の範囲 本発明は一般的にはグラフイツク映像装置、特
に主コンピユータの指令下で動作して陰極線管モ
ニタ又は特別に適合されたカラーテレビジヨン・
モニタ上にカラー・グラフイツク情報を表示する
ための高速実時間カラー・データ処理装置に関係
する。 従来技術の説明 低価格デイジタル処理の致来により、ラスタ走
査コンピユータ・グラフイツクの技術が技術的に
実用化されている。カラーの分解能と色数に応じ
て、テレビジヨン表示の１フレームは500000ビツ
トもの情報を含み、これは秒当り約30回更新され
る。米国では、TVラスタ標準は525水平線で、奇
偶インターレース線パターンで走査される。走査
スポツトは１本おきの線上を水平に移動し、スク
リーン上を下方へ移動し、次いで上へ復帰して残
りの線を走査して１画面枠を完成する。 発明の概要 従来のカラーCRTモニタを用いて、480×640
又は512×512アドレス可能画素（ピクセル）のよ
うな異なるレベルのＸ―Ｙ画面分解能が可能では
あるが、本発明は256×256ピクセルを有する画面
メモリを用いた装置に向けられている。各ピクセ
ルは４ビツトの２進コード化カラー情報、すなわ
ち４ビツト・ピクセル語から構成されることが望
ましい。 上記を念頭におくと、画情報をCRTモニタに
出して処理するためには画像メモリに64000のオ
ーダーの４ビツト・ピクセル語を設ける必要があ
る。従来技術では集積回路パツケージ当り約1000
メモリ・ビツトの密度を有する高速スタテイツ
ク・メモリを用いる習慣であつた。従つて、256
×256の４ビツト画メモリを記憶するためには256
個の前記スタテイツク1KメモリICを用いる必要
があつた。IC素子当り16Kビツトを含む現状のダ
イナミツク・ランダム・アクセス・メモリは現在
用いている1KスタテイツクRAMと比較して経済
性の点で魅力ある代案である。しかしながら、
16KダイナミツクRAMは1KスタテイツクRAMよ
りメモリ・サイクル・時間が遅い。例えば従来の
16KダイナミツクRAMは約400ナノ秒のメモリ・
サイクルを有しており、又CRTモニタに４ビツ
ト・ピクセル当り約133ナノ秒の速度で情報を転
送する必要があることが認められる。従つて、本
発明の目的は、256×256ピクセル分解能カラー
CRTモニタの要請に適合する速度を有し、かつ
16KダイナミツクRAMを用いてメモリを構成し
たカラー・データ処理装置を提供することであ
る。 この発明の主目的と他の目的や利点は、各メモ
リ・サイクルの間にCRTモニタへ連続的に少な
くとも４ピクセル語を与えるよう並列に配置され
た１群の高速作動ラツチへ複数個のカラー・デー
タビツトを読出すよう構成された複数個の高容量
ダイナミツク・ランダム・アクセス・メモリを有
するカラー・データ処理装置、又はビデオ・メモ
リ制御器を設けることにより達成される。
【図面の簡単な説明】
本発明の様々な利点と新規な特徴は例示実施例
の以下の詳細な説明を参照して最も良く理解でき
る。 第１図は本発明装置の回路ブロツク図である。 第２Ａ図はタイミング信号を発生する装置の一
部の詳細な回路ブロツク図である。 第２Ｂ図はCRT走査の間画メモリを連続的に
アドレスする装置の一部の詳細な回路ブロツク図
である。 第２Ｃ図はメモリ書込サイクルの間絵メモリを
ランダム・アドレスする回路とＩ／Ｏ制御回路を
有する本発明装置のコンピユータ・インターフエ
ース部分の詳細な回路ブロツク図である。 第２Ｄ図はメモリ及びデータ出力回路を含む本
装置の一部の詳細な回路ブロツク図である。 第２Ｅ図は16個の16KダイナミツクRAMを用
いた望ましいメモリ構成の詳細な回路ブロツク図
である。 第３図はホスト・コンピユータと装置のメモリ
制御部との間のインターフエースのタイミング図
である。 望ましい実施例 図面を参照すると、本発明の装置の現在望まし
い実施例が詳細に説明され、各図面で同じ参照番
号は同一回路部分を指示している。第２Ａ図〜第
２Ｅ図に図示した詳細な回路ブロツク図の説明を
さらに容易にするため、英文字を用いて別々の図
面の回路部分に共通な母線と信号線を指示する。
第２Ａ図から第２Ｅ図には又テキサス州ダラスの
テキサス・インストラメント社市販の現在望まし
いIC素子の部品番号とピン番号位置が示してあ
る。 第１図を参照すると、本発明によるデイジタ
ル・カラー・グラフイツク映像装置は参照番号１
０で全体を図示し指示する。装置１０は主ホスト
コンピユータ２０、表示モニタ３０、全体を参照
番号４０で指示するビデオ・メモリ制御器とを含
む。制御器４０は主コンピユータ２０に記憶され
たソフトウエアの指示下で２進コード化カラー・
データを処理し、カラー・データをモニタ３０へ
出力する高速デイジタル機である。以下の説明で
は、モニタ３０は従来のカラーCRTであると仮
定する。しかしながら、白黒CRT又はレーザー
走査デイスプレイの様な他の種類のモニタを制御
器４０と共に使用可能であることも認められる。 主コンピユータ２０は従来の並列インターフエ
ース又はバス４４を介してデータ入力及びＩ／Ｏ
制御回路４２と呼ばれる制御器４０の一部データ
及び制御信号を送る。制御器４０は算術論理回路
４３６を介して画メモリ５０に演算を施すマイク
ロプログラム化タイミング回路４６と内部アドレ
ス・レジスタ４８を含む。メモリ５０から読出さ
れた２進コード化カラー・データは４ビツト・デ
ータ・バス５４を介してモニタ３０へ出力される
前に回路５２によつて処理され、この回路はブリ
ンク制御用装置を含む。データ出力は又他の４ビ
ツト・データ・バス５６を介して主コンピユータ
２０へ連絡されて制御器４０と主コンピユータ２
０との間の「ハンドシエイク」を与える。 バス５４を介してモニタ３０へ送られる４ビツ
トのデータは16の異なる色のコード化表現である
か、又は８種の異なる色のコード化表現で、モニ
タのスクリーンの所定場所への書込保護に利用可
能な１ビツトを残しておくようなコード化表現も
可能である。本明細書で実例として説明する後の
コード化表現の場合、書込保護信号５８がＩ／Ｏ
制御回路４２で発生され、メモリ出力ラツチ回路
６２からの信号と論理積結合（AND）され、そ
の結果はデコーダ回路６４へ送られ、これは又バ
スAAを介してメモリ５０へ書込信号を選択的に
送る。ラツチ回路６２はメモリ５０から出力回路
５２へデータ・バス４０１を介して４カラー・デ
ータ・ビツトを送る。最上位ビツトのようなこれ
ら４ビツトの内の１ビツトは、特定の画素（ピク
セル）が保護フイールドにあるかどうかを指示
し、このビツトも又信号線６０により送られる。
従つて、書込保護線５８と信号線６０の両方が高
レベルの状態の時、メモリ５０の書込サイクルは
デコーダ回路６４で禁止される。しかしながら、
書込サイクルが禁止されていない場合、デコーダ
回路６４は制御回路４２からの線路６８上の書込
信号と一致するバス６６を介したレジスタ４８か
ら受けとるアドレス情報をデコードすることによ
り書込まれるメモリ５０の一部を選択する。 第２Ｅ図を簡単に参照すると、望ましいメモリ
構成は各々が16Kビツトのメモリ記憶容量を有す
る16個のダイナミツク・ランダム・アクセス・メ
モリ（Ｍ１〜Ｍ１６）を含むものとして図示され
ている。ピクセル当り約133ナノ秒の従来のカラ
ーCRTモニタの走査速度と比較してこれらの16K
RAMのサイクル・タイムは比較的遅い約400ナノ
秒であることが認められる。それ故、本発明の他
にない特徴によると、各RAMから１ビツトずつ
16ビツト語がメモリ５０から読出され、４個の高
速作動ラツチ４００，４０４，４０８，４１２か
ら成るラツチ回路により４ビツトの４群に分離さ
れる。第１図を再び参照すると、ラツチ回路６２
は16ビツトの情報を段当り133ナノ秒の４段列で
送り出し、これによりメモリ５０が次の読出サイ
クルへ進む十分な時間を与えることが認められ
る。従つて、第２Ｅ図に例示されるメモリ構成は
TV走査速度でカラー・データを読出すために比
較的低速のダイナミツクRAMの使用を可能とす
る。 制御器４０の内部タイミングは回路４６で発生
され、この回路４６は第１図に見られるようにバ
ス７０を介してＩ／Ｏ回路４２へ、バス７２を介
してアドレス・レジスタへ、クロツク線路７４を
介してラツチ回路６２へ、バス７６を介して出力
ブリンク回路へ必要なクロツク及びクリヤ信号を
送る。加えて、回路４６はバス８０を介してバツ
フア回路７８中の４個のアドレス・バツフアの内
の１つと線路８２を介してデコーダ回路６４の２
個のデコーダの内の一方を選択する。タイミング
回路４６は又モニタ３０への線路８４，８６上の
混合同期帰線消去信号と共にメモリ５０への線路
８８，９０上の行、列アドレス・ストローブ信号
も発生する。 本発明の制御器４０の他にない特徴によると、
制御器４０の詳細な回路図の以下の説明から明ら
かとなるように、主コンピユータ２０からの全デ
ータは算術論理回路４３６により処理され、算術
及び論理両演算が画メモリの選択部分を変更する
ことを可能とする。簡単には、第１図からわかる
ように、中間ラツチ又は制御機能レジスタ３１６
が設けられているため主コンピユータからの２組
の入力データは回路４３６への途上で多重化をと
かれる。第１組のデータはバスCCを介してラツ
チ３１６から転送される６ビツト２進コード化命
令を含む。第２組のデータはバスEEを介して回
路４３６へ転送される４ビツトの２進コード化カ
ラー・データを含む。バスCC上の命令により定
まる算術又は論理演算がバスEE、４０１上の２
組のデータに対して実行され、その結果はバス
FFを介して画メモリへ戻される。 第２Ａ図は望ましいタイミング回路４６の詳細
を図示し、この回路４６は、16分割カウンタ１０
４へ渡される15MHzクロツク信号１０１をピン
７に発生する水晶発振器１００を含む。カウンタ
１０４はその出力端子１１―１４に出力信号を発
生し、この信号は２個の32語×８ビツトPROM１
０８，１１２のアドレサとなる。これら２個の
PROMは、ラツチ１１６，１２０のピン１１に印
加される15MHzクロツク信号１０１により８進
ラツチ１１６，１２０へクロツク入力されるタイ
ミング・パルスを発生するために用いられるデー
タ・パターンを含む。８進ラツチ１１６，１２０
の出力は上述した様々なタイミングを与える。使
用している基本マシン・サイクルは読込、算術／
論理、書込、アドレス転送演算に対して16/15マ
イクロ秒である。 ラツチ１２０は512語×８ビツトPROM１３６
のアドレスを与える２個の２進カウンタを有する
カウンタ１２８をクロツクする出力１２１を発生
し、このPROM１３６はTV走査の水平方向のタ
イミング信号（すなわち水平同期、水平帰線消
去、水平タイミング）を発生するために使用され
る。カウンタ１２８の２個の２進カウンタはTV
走査型式の水平カウンタとなる。PROM１３６か
らのタイミング信号はラツチ１４０へストローブ
され、その１つの出力は帰線消去信号８６であ
る。垂直タイミング信号１５７により制御される
マルチプレクサ１４４は図示するようにラツチ１
４０からのある種の追加出力に応答してその出力
端子に合成同期又な混合同期信号８４を発生す
る。ICカウンタ１３２，１４８はTV走査型式の
垂直走査線をカウントし、512語×８ビツト
PROM１５２はNANDゲート１６０から絵終了信
号１５９によりカウンタ１３２，１４８をリセツ
トするデータ信号と共に垂直タイミング信号１５
７を与えるため８進ラツチ１５６にデラツチされ
るタイミング信号を発生する。クリヤ信号１６５
も又ラツチ１５６とゲート１６４を介して第２Ｂ
図に見られるアドレス・カウンタ２００，２０
４，２０８，２１２をリセツトするためPROM１
５２により発生される。クリヤ信号１６５は又以
下に詳細に説明する方法でカウンタ２００，２０
４，２０８，２１２を増加させる同期ゲート１２
４へも入力される。最後に、カウンタ１３２のピ
ン３から奇／偶画面信号１６７が出力され、線終
了信号１６７が当業者に認められるように各タイ
ミング機能用にANDゲート１７０の出力に発生
される。 要約すると、IC１００，１０４，１０８，１
１２，１１６，１２０の機能はメモリ動作のタイ
ミングを発生することであり、IC１２８，１３
２，１３６，１４０，１４４，１４８，１５２，
１５６とゲート１６０，１７０の機能はPROMコ
ード化を用いて定めたクロツク信号を発生する技
術を用いてTV走査型式を設定するのに必要なタ
イミング信号を発生することである。 第２Ｅ図を参照すると、メモリ５０は256×256
×４ビツトの画面メモリが記憶される16個の16K
ダイナミツクRAM Ｍ１からＭ１６を含むことが
望ましい。メモリ５０は４個の高速作動ラツチ４
００，４０４，４０８，４１２を用いて４ビツト
幅出力に時間多重化される16ビツト出力データ型
式を都合良く与える。同様に、バスFFの４ビツ
ト幅入力を用いて、同時に４メモリ・チツプへの
書込を付勢するためバスAAにより４個のRAMの
４群の内の１つを選択することにより第２Ｅ図の
メモリを連続してロード可能である。 ２組のアドレス・レジスタが使用される。１組
は第２Ｂ図のTV読取モード・アドレス・レジス
タ２００，２０４，２０８，２１２を含む。Ｙ座
標のカーソル・アドレス・レジスタ３００，３０
４とＸ座標のレジスタ３０８，３１２は第２Ｃ図
で最も良くわかる第２組を含む。TV出力とは異
なるデータがビツト・データ・バスFFから書込
まれ、16ビツト・データ・バス５０２へ読出され
る位置を定めるのはこれらのカーソル・レジスタ
３００，３０４，３０８，３１２である。このカ
ーソル・アドレスはＸ，Ｙ両方向に増減可能であ
るため、現在位置から任意の８方向へ移動でき
る。 第２Ｂ図を参照すると、レジスタ２００，２０
４，２０８，２１２は256走査線上の走査線当り
256の４ビツト語位置を読出すためのTV読取モー
ド・アドレス・レジスタを形成する同期２進カウ
ンタである。このアドレス・レジスタからのアド
レスの上位14ビツトはトリステート・バツフア２
１６，２２０へ渡されて７ビツト・アドレス・バ
ス５０１にストローブされる。16Kダイナミツク
RAMでは約16000である214のメモリ・チツプ内
の全14ビツト・アドレス・レジスタをアドレスす
るために７ビツト・アドレス・バスを用いるのが
標準である。これは、最初に７ビツトの行アドレ
スを送り、次いでメモリ５０の各読取又は書込サ
イクルの前に連続して７ビツトの列アドレスを送
ることによりなされる。従つて、バツフア２１６
は下位７ビツトを送り、バツフア２２０は上位７
ビツトを同じ７ビツト・アドレス・バス５０１に
送り、これら２組の７ビツト・アドレスは第２Ｅ
図に見られるようにRAMのピン４，１５を用い
てストローブされ、各線路８８，９０の反転
RASが行アドレス・ストローブに、反転CASが
列アドレス・ストローブに使用される。カウンタ
２１２のピン１３，１４のメモリ・アドレスの下
位２ビツトはデコーダ２２４でデコードされて、
メモリ５０のダイナミツク・RAM Ｍ１からＭ１
６の16本のデータ出力線路に読出された４ビツト
のデータの４群の内の一つをラツチ回路６２を介
して選択するよう第２Ｄ図に見られるように使用
されるバスBBの４線路を発生する。 特に、各主メモリ・サイクルで、バス５０２か
らの全16線路は出力データを発生する。TV読取
モードの各メモリ・サイクルで４つある各サブサ
イクルで、４ビツトのデータの４群の内の１つが
第２Ｄ図のラツチ４００，４０４，４０８，４１
２の内の１つから出力トリステート・バス４０１
に出力される。このデータは本例では7.5MHzで
あるレジスタ４１６のクロツク速度でのモニタ３
０への出力用４ビツト２進レジスタ４１６へスト
ローブされる。従つてサブサイクルは7.5MHz速
度で発生し、主メモリ・アクセス・サイクルはこ
の速度の1/4で発生する。それ故１対４選択バス
BBを用いてラツチ４００，４０４，４０８，４
１２がバス４０１への出力用に連続的に選択され
る間にメモリ５０が１サイクルを完了することが
認められる。それ故レジスタ４１６の出力は上述
したように16種の可能な２進コード化カラーの内
の１種又は８色の内の１色と書込保護域を表わす
ために使用される。加えて、レジスタ４１６から
の出力カラー・コード０は特別の意味を有する。
そして出力トリステート・バス４０１上のコード
とが第２Ｃ図に見られるように入力ラツチ３２４
の下４ビツトを介して主コンピユータ２０からロ
ードされたブリンク・マスクを表わすラツチ４４
４からのデータとが同じ時に比較器４２０によつ
て前記カラー・コード０の出力を誘発される。こ
の等号が成立した時、NANDゲート４２５はピン
１からレジスタ４１６の内容をクリヤするためレ
ジスタ４１６の出力上のカラー出力データは２進
カラー0000に対応する。 出力信号が予めセツトした入力と対応する時に
レジスタ４１６の内容をクリヤし、従つてカラー
出力信号を零とする能力は特定の色をブリンクさ
せるブリンク機能を与える。ブリンク動作は第２
Ｄ図に見られるカウンタ４３２の４個の出力の内
の１つに端子４２８を選択的に接続することによ
り決定されるクロツク速度でオン又はオフされ
る。端子４２８はゲート４２５への上部入力線に
接続され、これにより入力ラツチ３２４の下位４
ビツトで定まる選択色のブリンク速度の周波数を
決定する。ブリンク速度はカウンタ１３２のピン
６からの信号の分割形であり、このカウンタ１３
２はTV掃引発生論理の垂直カウント列のカウン
タの内の１つである。 出力トリステート・バス４０１はTVモードで
読取つている時はデコーダ２２４から、コンピユ
ータＩ／Ｏ又はカーソル・モードで読取つている
時にはデコーダ３２０からの出力に応じて４個の
トリステート４ビツトＤ型ラツチ４００，４０
４，４０８，４１２の内の１つから信号を送られ
る。バス４０１上のデータは又第２Ｄ図に見られ
る算術／論理装置（ALU）４３６への入力も与
える。ALU４３６の目的は、出力トリステー
ト・バス４０１上のメモリ５０の出力と８進ラツ
チ３２４の上４ビツトの出力に現われる主コンピ
ユータ２０からロードされたプリセツト・データ
との間で論理、算術演算を実行することである。
実行される演算は異なる時に主コンピユータ２０
からロードされる８進ラツチ３１６からの下６ビ
ツトにより定まる。 ４ビツトのメモリ・データを含む出力トリステ
ート・バス４０１も又レジスタ４４０へ接続さ
れ、このレジスタ４４０を用いて上述したように
各メモリＩ／Ｏサイクルの完了時に主コンピユー
タ２０へ、かつブリンク・マスク比較器４２０へ
出力データを戻す。 既述のように、メモリ５０をアドレスするのに
２つのモードがある。上にはデータを表示する
TV読取モードで、これは第２Ｂ図に見られるよ
うにTV走査型式と同期して増加するアドレス・
レジスタ２００，２０４，２０８，２１２を使用
する。アドレス・レジスタ２００，２０４，２０
８，２１２は第２Ａ図に見られるラツチ１１６の
ピン２，１９から制御される同期ゲート１２４か
らのクロツク信号１２５により制御される４ビツ
ト出力同期カウンタである。他のモードはＸ，Ｙ
成分に分離されたアドレス・レジスタを用いてア
ドレスされる出力データ用のコンピユータＩ／Ｏ
モードで、アドレスのＸ成分はレジスタ３０８，
３１２に記憶され、アドレスのＹ成分はレジスタ
３００，３０４に記憶される。第２Ｃ図から認め
られるように、これらのＸ，Ｙレジスタは入力ラ
ツチとして使用される８進ラツチ３２４中に受入
れられたコンピユータ２０からのデータをロード
されることが可能であり又はコンピユータ２０か
らラツチ２７６への入力コード化機能制御線３７
５の制御下でＸ，Ｙ方向に増減可能である。線路
３７５の入力データは機能デコーダ３７２により
デコードされて、以下に詳細に説明する８種の異
なる機能命令の内の１つを与える。しかしなが
ら、ラツチ３２４の下位４ビツトからのデータと
組合された時、８命令の内の１つはカウンタ・レ
ジスタ３００，３０４，３０８，３１２のＸ，Ｙ
カーソル・アドレスの所要増減を発生する。 要約すると、Ｘアドレス・カウンタ３０８，３
１２とＹアドレス・カウンタ３００，３０４の増
減は、ピン５に出力を発生する装置３４０中の２
つの単安定マルチバイブレータをトリガする装置
３４０中の第１の単安定マルチバイブレータから
トリガする遅延パルスを発生するコンピユータ２
０から複合単安定マルチバイブレータ３４０への
ストローブ信号により行なわれる。ピン５が高レ
ベル状態になると、デコードされた機能データが
カウンタ・レジスタ３００，３０４，３０８，３
１２へストローブされてＸ，Ｙカーソル・アドレ
スを増減する。増、減、零のどれを発生させるか
はバツフア・ラツチ３２４の下４位出力の状態に
依存し、このバツフア・ラツチ３２４はＹのゲー
ト３４４とＸのゲート３４８と関連して各レジス
タ３０４，３１２のピン５，４の増加又は減少入
力を付勢する。 Ｘレジスタ３０８，３１２及びＹレジスタ３０
０，３０４にデータを設定する別の方法は、コン
ピユータ２０から機能入力線３７５へ適当な命令
を与えることによりＸアドレス・レジスタ又はＹ
アドレス・レジスタのどちらかにバツフア・ラツ
チ３２４の出力からのアドレス・データを直接ロ
ードすることにより行なわれる。 デコーダ３７２からの８種の機能命令の内の他
の１つは制御機能ラツチ３１６を付勢し、このラ
ツチは６ビツト・コード化命令をALU４３６に
与え、第２Ｄ図に見られるALU４３６により実
行されるいくつかの異なる論理又は算術演算の内
の１つを選択する。８種の機能命令の内のさらに
他の１つはブリンク・マスク・ラツチ４４４を付
勢し、入力ラツチ３２４の下４ビツトからデータ
を受取り、このデータを比較器４２０へ出力す
る。又比較器４２０は上述したブリンク速度発生
器４３２から出されたゲート４２５の付勢信号と
一致するブリンク・マスク・データと出力バス４
０１上のデータが一致する時にモニタ３０への出
力ラツチ４１６をクリヤする。ブリンクされる色
は、ブリンク付勢命令を線路３７５上で受取つた
時に、単安定マルチバイブレータ３４０に入力す
るストローブ信号の受信時に入力ラツチ３２４か
らの下４ビツトからの出力により定まる。 Ｘアドレス・レジスタ又はカウンタ３０８，３
１２及びＹアドレス・レジスタ又はカウンタ３０
０，３０４からＸ，Ｙ位置をアドレスするのに用
いられるアドレス構造は、出力トリステート・バ
ス４０１に関する限り、上述したように256×256
の４ビツト語のアレイとしてメモリ５０が構成さ
れていることを認識することにより理解される。
語アドレスの下２ビツトはアドレス・レジスタ２
００，２０４，２０８，２１２又はアドレス・レ
ジスタ３００，３０４，３０８，３１２のどちら
を参照しても、各々デコーダ２２４，３２０を介
して４ビツト・ラツチ４００，４０４，４０８，
４１２の４群の内の１つを選択する。各走査ラス
タ線は256の４ビツト語を必要とし、これらの語
はカウンタ２０４，２０８，２１２によりバツフ
ア２１６へ与えられる読取モード・アドレス・レ
ジスタの７ビツトによるか、又はカウンタ３０
８，３１２によりバツフア３５２へ与えられるＸ
カーソル又はコンピユータＩ／Ｏアドレス・レジ
スタの７ビツトによりアドレスされる。映像は又
256本のラスタ線を含み、これらはカウンタ２０
０，２０４によりバツフア２２０へ与えられる読
取モード・アドレス・レジスタの７ビツトによ
り、又はカウンタ３００，３０４によりバツフア
３５６へ与えられるＹカーソル又はコンピユータ
Ｉ／Ｏアドレス・レジスタの７ビツトによりアド
レスされる。カウンタ３１２のピン２，３からの
出力はデコーダ３２０へ送られ、このデコーダ３
２０は又ピン４から７上にドライバ出力を発生し
てバスBBを介して４個の４ビツトＤ型出力ラツ
チ４００，４０４，４０８，４１２の内の１つを
読取動作用に選択する。同様に、デコーダ３２０
のピン９〜１２からの出力を用いて、バスFFを
介してALU４３６の出力からメモリ５０へデー
タを書込むためバスAAを介して適当な書込付勢
線を選択する。 メモリ５０のカーソル・アドレシングはカウン
タ２００，２０４，２０８，２１２により与えら
れるTV読取モード・アドレス・レジスタからの
行、列アドレス操作と同様に進行するため、前の
説明を参考にする。簡単には、カーソル・アドレ
シングは以下のように進行する。第２Ｃ図に見ら
れるように、カウンタ３０８，３１２からのＸカ
ーソル・アドレスの上位６ビツトはカウンタ３０
４からの最小位ビツトと共にトリステート・バツ
フア３５２に、次いで７ビツト・アドレス・バス
５０１に送られる。Ｙアドレス・データはカウン
タ３００，３０４からの上位７ビツトにより与え
られ、これらはトリステート・バツフア３５６を
介してアドレス・バス５０１へ渡される。バツフ
ア３５２，３５６の出力がアドレス・バス５０１
にストローブされる各時間は第２Ａ図に示したタ
イミング回路のPROMに記憶されたパターンに応
答したタイミング８進ラツチ１１６からの出力に
より定まる。 第２Ｃ図の装置３６０に設けた第１のＢ―安定
フリツプフロツプレデイ及びレデイ補信号を発生
し、この一方又は両方が主コンピユータ２０に送
られて、装置３６４の第１の単安定マルチバイブ
レータからの信号に応答してカラー・プロセツサ
４０がレデイ又はビジイであることを示す。装置
３６０に設けられる第２のフリツプフロツプはデ
コーダ３２０のピン１５に入力される書込信号６
８（第１図を参照して前述）を発生する。装置３
６４の第２の単安定マルチバイブレータはピン１
で単安定マルチバイブレータ装置３４０に入るス
トローブ補線に応答してピン１０でトリガされる
とともに、装置３６８のフリツプフロツプをクロ
ツクするために使用され、この装置３６８は出力
データがラツチ４４０の出力に用意されているこ
とを主コンピユータ２０に信号を送る。 表を参照すると、主コンピユータ２０から制
御器４０へ現在使用されている８種機能命令の図
式説明が与えられている。本装置では、主コンピ
ユータ２０から制御器４０へのデータ入力用に16
線標準接続を用い、この線D0からD15と名付け
る。第２Ｃ図を参照すると、線D0からD7はラツ
チ３２４へ入力され、線D12からD15はラツチ３７
６に入力される。表に見られるように、線D8
からD11は現在使用していない。４ビツトD12から
D15の２進等価項は隣接する列に挙げてある。こ
れらの２進４ビツトはIC装置３７２でデコード
すると最大16の異なる機能命令を与えることが可
能であり、それ故本装置に拡張可能性を与えてい
ると認められる。表の下にあげてある現在使用
中の８種の機能命令はラツチ３２４への８デー
タ・ビツトD0からD7に与えられる処理を定め
る。表の上を参照すると、機能F0はALU４３６
で実行される特定の算術又は論理機能を決定する
ため制御機能ラツチ３１６に下位６ビツトD0―
D5を入力するよう制御器４０に命令することが
認められる。同様に、機能F1，F2は表に指示
するように、又データ・ビツトD0―D3に入る情
報に従つてレジスタ３００，３０４，３０８，３
１２でＸ，Ｙ方向にアドレス・ステツプ動作を実
行させるよう制御器に命令する。ステツプ動作中
の増分プロツタの類推で、機能F1はピンダウン
命令に対応し、機能F2はピンアツプ命令に対応
することが当業者には認められる。従つて、本装
置１０の主コンピユータ２０には増分プロツタ・
ソフトウエアの変更形が使用できると認められ
る。 表からの機能の説明を続けると、カラー・デ
ータ情報は線路D4―D7上をF1機能命令と一致し
てラツチ３２４へ入力され、このデータはバス
EE上をALU４３６へ転送される。機能F3，F4を
用いて絶対Ｘ，Ｙアドレス・データをレジスタ３
００，３０４，３０８，３１２にロードする、
D0が最小位ビツトでD7が最大位ビツトである。
機能命令F5により線路D0―D3への４ビツトのブ
リンク・マスク・データ入力がバスDDを介して
ブリンク・マスク・ラツチ４４４にロードされ
る。最後に、機能F6，F7はIC装置３６８のピン
９から書込保護信号５８をセツト、リセツトする
のに使用する。 第３図と関連して表を参照すると、主コンピ
ユータ２０と制御器４０との間の命令とデータ転
送のタイミングが説明されている。簡単には、コ
ンピユータ２０がラツチ３２４，３７６への入力
に利用可能なデータを有している時、ストローブ
又はストローブ補信号が制御器４０に送られる。
制御器がそのラツチ３２４，３７６を介してデー
タを受取る用意ができた時、コンピユータ４０へ
レデイ又はレデイ補信号を送る。次いで時間tsud
とthdの間にデータ入力をラツチ３２４，３７６
に読取る。サイクルの後で、制御器４０は、デー
タ出力が短遅延時間後に正しいことを示すためア
ウト・ダト又はアウト・ダト補信号を発生するこ
とによりバス５６上の出力データが正しい時をコ
ンピユータ２０に信号を送る。
【表】
【表】
【表】 プ時間
【表】 以上の説明から本発明の装置１０は従来技術の
装置にない固有の利点を備えていることが認めら
れる。又、現在望ましい実施例として256×256ピ
クセル・メモリ構成を記述したが、同様の技術を
用いて拡大ラツチ回路付の追加のダイナミツク
RAMを使用することにより画面メモリ・マトリ
クスの寸法を拡大することが可能であると認めら
れる。本発明の装置の望ましい実施例を詳細に説
明してきたが、添付した請求範囲に定める本発明
の範囲と要旨を逸脱することなく様々な変化、置
換、修正が可能であることを理解されたい。
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