JPS6083258U - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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Publication number
JPS6083258U
JPS6083258U JP1983176146U JP17614683U JPS6083258U JP S6083258 U JPS6083258 U JP S6083258U JP 1983176146 U JP1983176146 U JP 1983176146U JP 17614683 U JP17614683 U JP 17614683U JP S6083258 U JPS6083258 U JP S6083258U
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JP
Japan
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semiconductor device
resin
lead
encapsulated semiconductor
lead frame
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Pending
Application number
JP1983176146U
Other languages
English (en)
Inventor
武 大原
Original Assignee
関西日本電気株式会社
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Publication date
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Publication of JPS6083258U publication Critical patent/JPS6083258U/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のリードフレームの平面図、第２図は本考
案に係るリードフレームの平面図で、第３図はそのＡ−
Ａ’線部分拡大断面図、第４図、第５図、第６図は本考
案に係るリードフレームにおけるリード線の配線例を示
す概略平面図で、第７図はその抵抗体を介した配線例を
示す概略平面図である。 ２・・・リードフレーム、２ｂ・・・リード部、３・・
・絶縁層、４・・・導電層、７・・・抵抗体。

Claims (2)

    【実用新案登録請求の範囲】
  1. （１）金属製のリードフレームを使用する半導体装置に
    おいて、リードフレームの個々のリード部の表面上に絶
    縁層及び導電層を交互に積層して形成し１本のリードに
    複数の導電路を設けたことを特徴とする樹脂封止型半導
    体装置。
  2. （２）実用新案登録請求の範囲第１項記載の半導体装置
    においてリードフレームの個々のリード部の表面上に形
    成されている導電層を抵抗体にしたことを特徴とする樹
    脂封止型半導体装置。
JP1983176146U 1983-11-14 1983-11-14 樹脂封止型半導体装置 Pending JPS6083258U (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018152392A (ja) * 2017-03-10 2018-09-27 三菱電機株式会社 半導体モジュールおよび電力変換装置

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* Cited by examiner, † Cited by third party
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