JPS6083347A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6083347A JPS6083347A JP58191472A JP19147283A JPS6083347A JP S6083347 A JPS6083347 A JP S6083347A JP 58191472 A JP58191472 A JP 58191472A JP 19147283 A JP19147283 A JP 19147283A JP S6083347 A JPS6083347 A JP S6083347A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- etching
- region
- bird
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法に関し、特に大規模集積
回路に適した素子形成領域を有する半導体装置の製造方
法に関する。
回路に適した素子形成領域を有する半導体装置の製造方
法に関する。
従来、半導体装置の酸化膜絶縁分離構造はトランジスタ
等の接合容量を大幅に減少させることが可能になり、高
性能半導体装置用として広く用いられている。
等の接合容量を大幅に減少させることが可能になり、高
性能半導体装置用として広く用いられている。
第１図及び第セ図は従来の酸化膜絶縁分離構造の半導体
装置の二側の製造方法を説明するための工程順に示した
断面図である。この半導体装置は次の工程で製造するこ
とができる。先ず、第１図に示すようＫＰ型半導体基板
１１上にｎ型埋込層１２′ｔ−選択的に形成する。次に
ｎ型埋込層１２の間に反転防止用のｐ型領域１３を設け
る。次いで、前記基板の上にｎ型エピタキシャル層１４
を成長させ、次Ｋｎ型エピタキシャル層表面を酸化し薄
い酸化膜（以下パッド酸化膜と記す）１６を形成し、こ
のパッド酸化膜１６上に耐酸化性絶縁膜としてシリコン
窒化膜を成長させ、ホトエッチング技術によシバターニ
ングし素子形成領域上にシリコン窒化膜１７を形成する
。
装置の二側の製造方法を説明するための工程順に示した
断面図である。この半導体装置は次の工程で製造するこ
とができる。先ず、第１図に示すようＫＰ型半導体基板
１１上にｎ型埋込層１２′ｔ−選択的に形成する。次に
ｎ型埋込層１２の間に反転防止用のｐ型領域１３を設け
る。次いで、前記基板の上にｎ型エピタキシャル層１４
を成長させ、次Ｋｎ型エピタキシャル層表面を酸化し薄
い酸化膜（以下パッド酸化膜と記す）１６を形成し、こ
のパッド酸化膜１６上に耐酸化性絶縁膜としてシリコン
窒化膜を成長させ、ホトエッチング技術によシバターニ
ングし素子形成領域上にシリコン窒化膜１７を形成する
。
次に、高温酸化雰囲気中でシリコン窒化膜１７をマスク
としシリコン窒化膜を除去した領域に酸化膜を形成する
。次いで平坦化されたフィールド酸化膜を得るため、７
ツ酸系の液によシ酸化膜を除去し、再度高温酸化雰囲気
中で同領域を酸化してフィールド酸化膜である絶縁分離
用酸化膜１５を形成する。このとき形成する酸化膜はｐ
型半導体基板に届くまで酸化する。
としシリコン窒化膜を除去した領域に酸化膜を形成する
。次いで平坦化されたフィールド酸化膜を得るため、７
ツ酸系の液によシ酸化膜を除去し、再度高温酸化雰囲気
中で同領域を酸化してフィールド酸化膜である絶縁分離
用酸化膜１５を形成する。このとき形成する酸化膜はｐ
型半導体基板に届くまで酸化する。
次に、第２図に示すように、素子形成領域上の耐酸化絶
縁膜１７であるシリコン窒化膜を除去し、引続きパッド
酸化膜１６ｔ−エツチング除去する。
縁膜１７であるシリコン窒化膜を除去し、引続きパッド
酸化膜１６ｔ−エツチング除去する。
このパッド酸化膜を除去する時間は、膜厚を単位時間あ
たりのエツチング量（エツチングレイトと呼ぶ）で割っ
た時間（一般にジャストエツチングと呼ぶ）の１０〜２
０チ程度余裕をとってエツチングし、完全にパッド酸化
膜１６を除去するのが一般的である。
たりのエツチング量（エツチングレイトと呼ぶ）で割っ
た時間（一般にジャストエツチングと呼ぶ）の１０〜２
０チ程度余裕をとってエツチングし、完全にパッド酸化
膜１６を除去するのが一般的である。
次に、ｌ−ランジスタ等の素子上の酸化膜であるマスク
酸化膜２８を形成する。その後ホウ素等によリヘース領
域、ヒ素又はリン等によりエミッタ領域を形成する。こ
のようにして形成されたトランジスタはフィールド酸化
膜を形成するときに生ずる酸化膜のシリコン窒化膜への
食い込み、いわゆるバーズ・ビーク２９とベース・エミ
ッタ接合との間隔はトランジスタの歩留りに大きく影響
する。このバーズ拳ビークの先端部分は酸化膜結晶共に
欠陥が多く、しかも高密度高速化にともないエミッタ・
ベース接合は浅いところに形成されることが多くなシ、
シかも小型化をはかるためこの欠陥部に接合が形成され
、従って耐圧不良とガることが多かった。従って高歩留
シ、高性能化を目的とするときはチップ面積を大きくし
ていた。逆に従来の製造方法のままでバーズ・ビーク３
８とベース・エミッタ接合の間隔を小さくして小型化を
計るときは歩留りが大幅に低下するという欠点があった
。
酸化膜２８を形成する。その後ホウ素等によリヘース領
域、ヒ素又はリン等によりエミッタ領域を形成する。こ
のようにして形成されたトランジスタはフィールド酸化
膜を形成するときに生ずる酸化膜のシリコン窒化膜への
食い込み、いわゆるバーズ・ビーク２９とベース・エミ
ッタ接合との間隔はトランジスタの歩留りに大きく影響
する。このバーズ拳ビークの先端部分は酸化膜結晶共に
欠陥が多く、しかも高密度高速化にともないエミッタ・
ベース接合は浅いところに形成されることが多くなシ、
シかも小型化をはかるためこの欠陥部に接合が形成され
、従って耐圧不良とガることが多かった。従って高歩留
シ、高性能化を目的とするときはチップ面積を大きくし
ていた。逆に従来の製造方法のままでバーズ・ビーク３
８とベース・エミッタ接合の間隔を小さくして小型化を
計るときは歩留りが大幅に低下するという欠点があった
。
本発明の目的は、従来の欠点を除去し、バーズ・ビーク
を小さくシ、フィールド酸化膜とベース・、エミ、り接
合との間隔を大きくシ、歩留シ、信頼性の向上をはかる
と共に、ひいてはチップ面積の縮小高性能化が可能な半
導体装置の製造方法を提供することにある。
を小さくシ、フィールド酸化膜とベース・、エミ、り接
合との間隔を大きくシ、歩留シ、信頼性の向上をはかる
と共に、ひいてはチップ面積の縮小高性能化が可能な半
導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、酸化膜絶縁分離構造
を有する半導体装置の製造方法において、・パッド酸化
膜上に形成した耐酸化性絶縁膜をマスクとして素子形成
領域以外に厚い絶縁分離用酸化膜を形成する工程と、前
記耐酸化性絶縁膜を除去する工程と、耐酸化性絶縁膜の
下に形成されているパッド酸化膜をジャストエツチング
時間の２倍以上の時間をかけて除去すると同時（同除去
処理に対応する厚さだけ絶縁分離用酸化膜を除去する工
程と、前記素子形成領域上にマスク酸化膜を形、成する
工程とを含んで構成される。
を有する半導体装置の製造方法において、・パッド酸化
膜上に形成した耐酸化性絶縁膜をマスクとして素子形成
領域以外に厚い絶縁分離用酸化膜を形成する工程と、前
記耐酸化性絶縁膜を除去する工程と、耐酸化性絶縁膜の
下に形成されているパッド酸化膜をジャストエツチング
時間の２倍以上の時間をかけて除去すると同時（同除去
処理に対応する厚さだけ絶縁分離用酸化膜を除去する工
程と、前記素子形成領域上にマスク酸化膜を形、成する
工程とを含んで構成される。
以下、本発明ψ実施例について図面を参照して説明する
。
。
第３図、第４図は本発明の一実施例を説明するための工
程順に示した断面図である。
程順に示した断面図である。
本実施例は次の工程により構成される。途中工程までは
従来方法に単するので第１図を参照して説明する。先ず
、第１図に示すように、ｐ型半導体基板１１上にｎ型埋
込層１２、ｎ型埋込層の間に反転防止用のｐ低額ｆｉｌ
：ｌｔＱける。次いで、前記基板上にｎ型エピタキシャ
ル層１４を成長させ、次にｎ型エピタキシャル表面を酸
化し薄い酸化膜よシなるパッド酸化膜１６′（ｆ−形成
、パッド酸化膜１６上に耐酸化性絶縁膜としてシリコン
窒化膜を形成し、ホトエツチング技術により素子形成領
域上にシリコン窒化膜１７を残す。次に高温酸化しシリ
コン窒化膜を除去した領域に酸化膜を形成する。・次い
で平坦化された絶縁分離用酸化膜を得るため、フッ酸系
の液で酸化膜を除去し、再度高温酸化して厚い絶縁分離
用酸化［１５を形成する。このとき絶縁分離用酸化膜１
５けその端部に於てシリコン窒化膜１７の下に食い込み
いわゆる問題のバーズ・ビーク２９が形成される。
従来方法に単するので第１図を参照して説明する。先ず
、第１図に示すように、ｐ型半導体基板１１上にｎ型埋
込層１２、ｎ型埋込層の間に反転防止用のｐ低額ｆｉｌ
：ｌｔＱける。次いで、前記基板上にｎ型エピタキシャ
ル層１４を成長させ、次にｎ型エピタキシャル表面を酸
化し薄い酸化膜よシなるパッド酸化膜１６′（ｆ−形成
、パッド酸化膜１６上に耐酸化性絶縁膜としてシリコン
窒化膜を形成し、ホトエツチング技術により素子形成領
域上にシリコン窒化膜１７を残す。次に高温酸化しシリ
コン窒化膜を除去した領域に酸化膜を形成する。・次い
で平坦化された絶縁分離用酸化膜を得るため、フッ酸系
の液で酸化膜を除去し、再度高温酸化して厚い絶縁分離
用酸化［１５を形成する。このとき絶縁分離用酸化膜１
５けその端部に於てシリコン窒化膜１７の下に食い込み
いわゆる問題のバーズ・ビーク２９が形成される。
次に、第３図に示すように、素子形成領域上のシリコン
窒化膜１７をエツチング除去し、引続きパッド酸化膜１
６を除去する。このパッド酸化膜１６の除去はジャスト
エツチングの時間の２倍以上の時間をかけて行々い、さ
きに形成した絶縁分離用の酸化膜１５も同時にエツチン
グする。しかるときはパッド酸化膜１６は完全に除去さ
れると共にバーズ・ピーク３９を含む絶縁分離用の酸化
膜１５の表面はパッド酸化膜１６の除去後も更にエツチ
ングされ、エツチング除去部３６だけ減少する。その結
果第３図に示すａの部分だけバーズ・ピークは小さくガ
る。
窒化膜１７をエツチング除去し、引続きパッド酸化膜１
６を除去する。このパッド酸化膜１６の除去はジャスト
エツチングの時間の２倍以上の時間をかけて行々い、さ
きに形成した絶縁分離用の酸化膜１５も同時にエツチン
グする。しかるときはパッド酸化膜１６は完全に除去さ
れると共にバーズ・ピーク３９を含む絶縁分離用の酸化
膜１５の表面はパッド酸化膜１６の除去後も更にエツチ
ングされ、エツチング除去部３６だけ減少する。その結
果第３図に示すａの部分だけバーズ・ピークは小さくガ
る。
次に、第４図に示すように、素子形成領域上にマスク酸
化膜４８を形成する。その後通常の方法でベース領域、
エミッタ領域を形成すれば、本実施例によシ半導体装置
が得られる。
化膜４８を形成する。その後通常の方法でベース領域、
エミッタ領域を形成すれば、本実施例によシ半導体装置
が得られる。
本実施例の特徴は絶縁分離用酸化膜形成後、耐酸化性絶
縁膜のシリコン窒化膜の除去に引続き、マスク酸化膜を
エツチング除去する点にある。従来のマスク酸化膜の除
去はマスク酸化膜を除去するのが目的のためジャストエ
ツチング時間の１０〜２０チ程度の余裕を持ってエツチ
ングされるのが普通であり、バーズ・ピークはエツチン
グ後そのしているため絶縁分離用酸化膜は第３図に示す
ようにエツチングされ結果として素子形成領域上のバー
ズ・ピークは領域ａだけ除去され素子形成面が広くなる
と共にバーズ・ピークは小さくなっている。
縁膜のシリコン窒化膜の除去に引続き、マスク酸化膜を
エツチング除去する点にある。従来のマスク酸化膜の除
去はマスク酸化膜を除去するのが目的のためジャストエ
ツチング時間の１０〜２０チ程度の余裕を持ってエツチ
ングされるのが普通であり、バーズ・ピークはエツチン
グ後そのしているため絶縁分離用酸化膜は第３図に示す
ようにエツチングされ結果として素子形成領域上のバー
ズ・ピークは領域ａだけ除去され素子形成面が広くなる
と共にバーズ・ピークは小さくなっている。
バーズ・ピークの大きさで比較すると本実施例のバーズ
ビーク３９の長さをＬ２従来の方法によるバーズゼーク
２９の長さ′ｆ、Ｌ１とするとＬ□＞Ｌ２の関係となる
。またこの面にマスク酸化膜を形成してもバーズ・ピー
クは同様従来よシ小さくなってｈる。従って、等測的に
バーズ・ピークが小さくなり、フィールド酸化膜である
絶縁分離用酸化膜とベース・エミッタ接合との間隔が大
きくなるので、特性向上２歩留シ向上を達成することが
でき、ひいてはマスク上のトランジスタ等を小さく出来
るのでチップ面積の縮小及び高性能化が可能となる。
ビーク３９の長さをＬ２従来の方法によるバーズゼーク
２９の長さ′ｆ、Ｌ１とするとＬ□＞Ｌ２の関係となる
。またこの面にマスク酸化膜を形成してもバーズ・ピー
クは同様従来よシ小さくなってｈる。従って、等測的に
バーズ・ピークが小さくなり、フィールド酸化膜である
絶縁分離用酸化膜とベース・エミッタ接合との間隔が大
きくなるので、特性向上２歩留シ向上を達成することが
でき、ひいてはマスク上のトランジスタ等を小さく出来
るのでチップ面積の縮小及び高性能化が可能となる。
なお、ベース領域はマスク酸化膜形成後に形成するので
、ベース・コレクタ接合が局所的に浅くたることはない
。
、ベース・コレクタ接合が局所的に浅くたることはない
。
酸化膜のエラチングレー）１ｄ６００〜８００ 人４８
度であシ２倍のエツチングによるバーズゼークの減少は
、はぼエラチングレー）Ｋ相当する厚さが減少し、それ
に近い長さのバーズビークの減少があることにたり効果
が十分認められると共にこの程度の膜厚の減少は耐圧特
性等に悪影響を及はすことはない。
度であシ２倍のエツチングによるバーズゼークの減少は
、はぼエラチングレー）Ｋ相当する厚さが減少し、それ
に近い長さのバーズビークの減少があることにたり効果
が十分認められると共にこの程度の膜厚の減少は耐圧特
性等に悪影響を及はすことはない。
以上説明したとおり、本発明によれば、バーズビークを
小さくでき、従ってフィールド酸化膜とベース・エミッ
タ接合との間隔を大きくすることができ、歩留り、信頼
性の向上が計れると共にひいてはチップ面積の縮少、高
性能化が可能となっ奇−
小さくでき、従ってフィールド酸化膜とベース・エミッ
タ接合との間隔を大きくすることができ、歩留り、信頼
性の向上が計れると共にひいてはチップ面積の縮少、高
性能化が可能となっ奇−
第１図、第２図は従来の絶縁分離用酸化膜構造を持つ半
導体装置の製造方法を説明するだめの工程順に示した断
面図、第３図、第４図は本発明の一実施例を説明するた
めの工程順に示した断面図である。 １１・・・・・・ｐ型半導体基板、１２・・・・・・ｎ
型埋込み領域、１３・・・・・ｐ型反転防止用領域、１
４・・・・・・ｎ型エピタキシャル領域、１５・・・・
・・絶縁分離用酸化膜、１６・・・・・・パッド酸化膜
、１７・・・・・・耐酸化性絶縁膜、２８・・・・・・
マスク酸化膜、２９・・・・・・バーズゼーク、３６・
・・・・・エツチング除去部、３９ ・・・・バーズ・
ピーク、４８・・・・・・マスク酸化膜。 代理人 弁理士 内 原 晋１．゛・ 茅ｊ別 竿２凹 寥４回
導体装置の製造方法を説明するだめの工程順に示した断
面図、第３図、第４図は本発明の一実施例を説明するた
めの工程順に示した断面図である。 １１・・・・・・ｐ型半導体基板、１２・・・・・・ｎ
型埋込み領域、１３・・・・・ｐ型反転防止用領域、１
４・・・・・・ｎ型エピタキシャル領域、１５・・・・
・・絶縁分離用酸化膜、１６・・・・・・パッド酸化膜
、１７・・・・・・耐酸化性絶縁膜、２８・・・・・・
マスク酸化膜、２９・・・・・・バーズゼーク、３６・
・・・・・エツチング除去部、３９ ・・・・バーズ・
ピーク、４８・・・・・・マスク酸化膜。 代理人 弁理士 内 原 晋１．゛・ 茅ｊ別 竿２凹 寥４回
Claims (1)
- 酸化膜絶縁分離構造を有する半導体装置の製造方法にお
いて、パッド酸化膜上に形成した耐酸化性絶縁膜をマス
クとして素子形成領域以外に厚い絶縁分離用酸化膜を形
成する工程と、前記耐酸化性絶縁膜を除去する工程と、
耐酸化性絶縁膜の下に形成されているパッド酸化膜をジ
ャストエツチング時間の２倍以上の時間をかけて除去す
ると同時に同除去処理に対応する厚さだけ絶縁分離用酸
化膜を除去する工程と、マスク酸化膜を形成する工程と
を含むこと１−特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191472A JPS6083347A (ja) | 1983-10-13 | 1983-10-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191472A JPS6083347A (ja) | 1983-10-13 | 1983-10-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083347A true JPS6083347A (ja) | 1985-05-11 |
Family
ID=16275219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191472A Pending JPS6083347A (ja) | 1983-10-13 | 1983-10-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083347A (ja) |
-
1983
- 1983-10-13 JP JP58191472A patent/JPS6083347A/ja active Pending
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