JPS61245626A - エクスクル−シブｏｒゲ−ト - Google Patents
エクスクル−シブｏｒゲ−トInfo
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- JPS61245626A JPS61245626A JP8699585A JP8699585A JPS61245626A JP S61245626 A JPS61245626 A JP S61245626A JP 8699585 A JP8699585 A JP 8699585A JP 8699585 A JP8699585 A JP 8699585A JP S61245626 A JPS61245626 A JP S61245626A
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- output
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、差動アンプの構成を基本構成とするエクス
クル−シブＯＲゲート（以下、ＥＸ−ＯＲゲートと称す
る。）に関する。
クル−シブＯＲゲート（以下、ＥＸ−ＯＲゲートと称す
る。）に関する。
この発明は、トランジスタが飽和動作しない論理回路を
使用したＥＸ−ＯＲゲートにおいて、二つの差動対を縦
方向に接続し、上側の差動対のトランジスタに供給され
る二つの入力の間に’Ａ Ｖ Ｔ−（但し、ＶＬは、ハ
イレベルとローレベルとの間の論理振幅、〉のレベル差
を設け、’Ａ Ｖ Ｉ−の量、レベルシフトされて低い
側の人力を所定電圧（Ｖｓ−ＡＶ、Ｌ）低くして下側の
差動対の一方のトランジスタのベースに供給し、他方の
入力を（Ｖｓ＋’Ａ Ｖ Ｌ ）低くして下側の差動対
の他方のトランジスタのベースに供給することにより、
基準電圧を必要とせず、消費電力の低減及び遅延時間の
短縮を実現するようにしたＥＸ−ＯＲゲー１−である。
使用したＥＸ−ＯＲゲートにおいて、二つの差動対を縦
方向に接続し、上側の差動対のトランジスタに供給され
る二つの入力の間に’Ａ Ｖ Ｔ−（但し、ＶＬは、ハ
イレベルとローレベルとの間の論理振幅、〉のレベル差
を設け、’Ａ Ｖ Ｉ−の量、レベルシフトされて低い
側の人力を所定電圧（Ｖｓ−ＡＶ、Ｌ）低くして下側の
差動対の一方のトランジスタのベースに供給し、他方の
入力を（Ｖｓ＋’Ａ Ｖ Ｌ ）低くして下側の差動対
の他方のトランジスタのベースに供給することにより、
基準電圧を必要とせず、消費電力の低減及び遅延時間の
短縮を実現するようにしたＥＸ−ＯＲゲー１−である。
例えば米国特許第３２５９７６１号明細書に示すように
、トランジスタのエミッタを共通に接続した差動アンプ
を基本構成とする論理回路が知られている。この論理回
路は、ＥＣＬ （Ｅｍｉｔｔｅｒ Ｃ。
、トランジスタのエミッタを共通に接続した差動アンプ
を基本構成とする論理回路が知られている。この論理回
路は、ＥＣＬ （Ｅｍｉｔｔｅｒ Ｃ。
ｕｐｌｅｄ Ｌｏｇｉｃ）と称される。
第６図は、かかる論理回路を示すもので、３１．３３．
４１が互いのエミッタが共通接続され、エミッタ共通接
続点が定電流源３５に接続されたトランジスタを示す。
４１が互いのエミッタが共通接続され、エミッタ共通接
続点が定電流源３５に接続されたトランジスタを示す。
トランジスタ３１のベースニ入力端子３２が接続され、
トランジスタ３３のへ−スに入力端子３４が接続され、
トランジスタ４１のベースに基準電圧Ｖｒｌの入力端子
４２が接続されている。
トランジスタ３３のへ−スに入力端子３４が接続され、
トランジスタ４１のベースに基準電圧Ｖｒｌの入力端子
４２が接続されている。
トランジスタ３１及び３３のコレクタ同士が接“ 続さ
れ、共通接続点が電源端子４７に抵抗３６を介して接続
されると共に、出力端子３７として導出される。トラン
ジスタ４１のコレクタが電源端子４７に抵抗４５を介し
て接続されると共に、出力端子４６として導出される。
れ、共通接続点が電源端子４７に抵抗３６を介して接続
されると共に、出力端子３７として導出される。トラン
ジスタ４１のコレクタが電源端子４７に抵抗４５を介し
て接続されると共に、出力端子４６として導出される。
入力端子３２及び３４に供給される入力をＡ及びＢとし
、出力端子３７及び４６に夫々得られる出力を又及びＸ
とすると、上述の論理回路は、第７図に示すように、Ｏ
Ｒゲート及びＮＯＲゲートの機能を有するものである。
、出力端子３７及び４６に夫々得られる出力を又及びＸ
とすると、上述の論理回路は、第７図に示すように、Ｏ
Ｒゲート及びＮＯＲゲートの機能を有するものである。
従来のＥＣＬ回路では、、第８図に示すように、入力Ａ
及びＢのローレベル（以下の説明で１７と表す）及びハ
イレベル（以下の説明でＨと表す）間の論理振幅ＶＬの
中央のレベルと基準電圧Ｖｒｌとが一致する関係とされ
ている。例えばＡ及びＢのうちの一方の入力がＨである
と、トランジスタ３１及び３３の一方を電流が流れ、Ｘ
＝Ｈ１又＝ Ｌとなる。
及びＢのローレベル（以下の説明で１７と表す）及びハ
イレベル（以下の説明でＨと表す）間の論理振幅ＶＬの
中央のレベルと基準電圧Ｖｒｌとが一致する関係とされ
ている。例えばＡ及びＢのうちの一方の入力がＨである
と、トランジスタ３１及び３３の一方を電流が流れ、Ｘ
＝Ｈ１又＝ Ｌとなる。
また、第９図に示すように、ＥＣＬ回路として、差動対
を縦方向に二段接続する構成が知られている。即ち、ト
ランジスタ３１及び４１からなる差動対と、トランジス
タ３３及び４３からなる差動対とを並列に接続し、これ
らの差動対の下側にトランジスタ５１及び５３からなる
差動対を接続したものである。
を縦方向に二段接続する構成が知られている。即ち、ト
ランジスタ３１及び４１からなる差動対と、トランジス
タ３３及び４３からなる差動対とを並列に接続し、これ
らの差動対の下側にトランジスタ５１及び５３からなる
差動対を接続したものである。
一方のトランジスタ３１のベースから導出された端子３
２に入力Ａが供給され、他方のトランジスタ４１から導
出された端子４２に基準電圧Ｖｒｌが供給される。また
、一方のトランジスタ３３のベースから導出された端子
３４に入力Ｂが供給され、他方のトランジスタ４３のベ
ースから導出された端子４４に基準電圧Ｖｒｌが供給さ
れる。トランジスタ３１のコレクタ及びトランジスタ３
３のコレクタ同士が共通接続され、トランジスタ４１の
コレクタ及びトランジスタ４３のコレクタ同士が共通接
続される。このコレクタ共通接続点が出力端子３７及び
４６として導出される。
２に入力Ａが供給され、他方のトランジスタ４１から導
出された端子４２に基準電圧Ｖｒｌが供給される。また
、一方のトランジスタ３３のベースから導出された端子
３４に入力Ｂが供給され、他方のトランジスタ４３のベ
ースから導出された端子４４に基準電圧Ｖｒｌが供給さ
れる。トランジスタ３１のコレクタ及びトランジスタ３
３のコレクタ同士が共通接続され、トランジスタ４１の
コレクタ及びトランジスタ４３のコレクタ同士が共通接
続される。このコレクタ共通接続点が出力端子３７及び
４６として導出される。
トランジスタ３１及び４１のエミッタ共通接続点と、ト
ランジスタ３３及び４３のエミッタ共通接続点との夫々
にトランジスタ５１のコレクタ及びトランジスタ５３の
コレクタが接続される。トランジスタ５１のエミッタ及
びトランジスタ５３のエミッタ接続点に定電流源５５が
接続されている。
ランジスタ３３及び４３のエミッタ共通接続点との夫々
にトランジスタ５１のコレクタ及びトランジスタ５３の
コレクタが接続される。トランジスタ５１のエミッタ及
びトランジスタ５３のエミッタ接続点に定電流源５５が
接続されている。
この第９図に示す構成は、第１０図に示すように、入力
Ａ及び入力Ｂを入力Ｃにより、選択して出力するセレク
タとして動作する。
Ａ及び入力Ｂを入力Ｃにより、選択して出力するセレク
タとして動作する。
基準電圧Ｖｒｌは、基準電圧Ｖｒ２より高いレベルとさ
れている。第１１図に示すように、入力Ａ及びＢは、基
準電圧Ｖｒｌを中心として、ハイレベルがＨｕで、ロー
レベルがＬｕの論理振幅ＶＬを有する。入力Ｃは、基準
電圧Ｖｒ２を中心として、ハイレベルがＨｄで、ローレ
ベルがＬｄの論理振幅ＶＬを有する。基準電圧Ｖｒｌ及
びＶｒ２の差は、トランジスタが能動領域で動作する上
で必要なコレクタ・エミッタ間電圧を与えるための電圧
である。
れている。第１１図に示すように、入力Ａ及びＢは、基
準電圧Ｖｒｌを中心として、ハイレベルがＨｕで、ロー
レベルがＬｕの論理振幅ＶＬを有する。入力Ｃは、基準
電圧Ｖｒ２を中心として、ハイレベルがＨｄで、ローレ
ベルがＬｄの論理振幅ＶＬを有する。基準電圧Ｖｒｌ及
びＶｒ２の差は、トランジスタが能動領域で動作する上
で必要なコレクタ・エミッタ間電圧を与えるための電圧
である。
この第９図に示す構成において、トランジスタ４１及び
トランジスタ３３のベースを共通接続し、端子４２に基
準電圧Ｖｒｌを供給し、また、トランジスタ４３及びト
ランジスタ３１０ベースを共通接続し、端子３２に入力
へを供給し、更に、端子５２に入力Ｂを供給する構成（
第１２図）は、ＥＸ−ＯＲゲートを構成する。
トランジスタ３３のベースを共通接続し、端子４２に基
準電圧Ｖｒｌを供給し、また、トランジスタ４３及びト
ランジスタ３１０ベースを共通接続し、端子３２に入力
へを供給し、更に、端子５２に入力Ｂを供給する構成（
第１２図）は、ＥＸ−ＯＲゲートを構成する。
例えば人力ＡがＨｕで、入力Ｂが）（ｄの場合には、ト
ランジスタ３１及びトランジスタ５１を通じて電流が流
れ、出力端子３７の出力ＸがＬ ｕとなる。
ランジスタ３１及びトランジスタ５１を通じて電流が流
れ、出力端子３７の出力ＸがＬ ｕとなる。
従来のＥ ＣＬ論理回路は、トランジスタを飽和動作さ
せないので、高速の動作が可能である。しかし、従来の
ＥＣＬ論理回路は、基準電圧Ｖｒｌと入力信号とを比較
するため、基準電圧発生回路を必要とする。高速の論理
回路では、各論理回路に流す電流が大きいので、スイ・
ノチング時の過渡電流を吸収するために、回路規模に応
じた個数の基準電圧発生回路が必要になる。勿論、第６
図から明らかなように、基準電圧を必要とすることは、
２人力のＯＲゲートを実現する場合に、差動対を構成す
るトランジスタの個数が計３個となる。
せないので、高速の動作が可能である。しかし、従来の
ＥＣＬ論理回路は、基準電圧Ｖｒｌと入力信号とを比較
するため、基準電圧発生回路を必要とする。高速の論理
回路では、各論理回路に流す電流が大きいので、スイ・
ノチング時の過渡電流を吸収するために、回路規模に応
じた個数の基準電圧発生回路が必要になる。勿論、第６
図から明らかなように、基準電圧を必要とすることは、
２人力のＯＲゲートを実現する場合に、差動対を構成す
るトランジスタの個数が計３個となる。
従って、従来の論理回路は、素子数が多くなる欠点があ
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があった
。
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があった
。
従って、かかる従来のＥＣＬ回路を用いて構成されたＥ
Ｘ−ＯＲゲートも、また、上述と同様の問題点を有して
いる。
Ｘ−ＯＲゲートも、また、上述と同様の問題点を有して
いる。
この発明の目的は、基準電圧を必要としないＥＸ−ＯＲ
ゲートを提供することにある。この発明は、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現するものである
。
ゲートを提供することにある。この発明は、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現するものである
。
この発明によれば、従来のＥＣＬ回路と同程度の動作速
度を実現する時には、差動対の定電流源の値を小とでき
るので、素子数の低減と相乗して消費電力を極めて少な
くすることができる。
度を実現する時には、差動対の定電流源の値を小とでき
るので、素子数の低減と相乗して消費電力を極めて少な
くすることができる。
また、この発明は、基準電圧を各ゲート回路に供給する
必要がないので、基準電圧供給用の配線パターンが不要
となり、ＩＣ回路のチップサイズを小型化できる。
必要がないので、基準電圧供給用の配線パターンが不要
となり、ＩＣ回路のチップサイズを小型化できる。
ｃ問題点を解決するための手段〕
この発明は、互いのエミッタが共通に接続され、少なく
とも一方のトランジスタのコレクタから出力端子が導出
された第１のトランジスター及び第２のトランジスタ２
と、 。
とも一方のトランジスタのコレクタから出力端子が導出
された第１のトランジスター及び第２のトランジスタ２
と、 。
第１のトランジスター及び第２のトランジスタ２のエミ
ッタ共通接続点とコレクタが接続された第３のトランジ
スタ３と、 第２のトランジスタ２とコレクタが共通接続された第４
のｌ・ランジスタ４と、 第３のトランジスタ３及び第４のトランジスタ４の互い
のエミッタ共通接続点と基準電位点間に挿入された定電
流源５と、 第１のトランジスターのベース及び第２の１−ランジス
タ２のベースの夫々に供給される入力であって〜ハイレ
ベル及びローレベル間の振幅ＶＬが互いに等しく、且つ
互いに’Ａ Ｖ Ｌのレベル差を有する第１の入力Ａ及
び第２の入力Ｂ＊と、第１の入力Ａを所定レベルＶｓに
％ＶＬ加えた量、レベルシフトした信号ｄ＊を第４のト
ランジスタ４のベースに供給する手段１７と、第２の入
力Ｂ＊を所定レベルＶｓからＶ２Ｖ Ｉ−Ｈした量、レ
ベルシフトした信号Ｃを第３のトランジスタ３のベース
に供給する手段１８と、からなることを特徴とするエク
スクル−シブＯＲゲートである。
ッタ共通接続点とコレクタが接続された第３のトランジ
スタ３と、 第２のトランジスタ２とコレクタが共通接続された第４
のｌ・ランジスタ４と、 第３のトランジスタ３及び第４のトランジスタ４の互い
のエミッタ共通接続点と基準電位点間に挿入された定電
流源５と、 第１のトランジスターのベース及び第２の１−ランジス
タ２のベースの夫々に供給される入力であって〜ハイレ
ベル及びローレベル間の振幅ＶＬが互いに等しく、且つ
互いに’Ａ Ｖ Ｌのレベル差を有する第１の入力Ａ及
び第２の入力Ｂ＊と、第１の入力Ａを所定レベルＶｓに
％ＶＬ加えた量、レベルシフトした信号ｄ＊を第４のト
ランジスタ４のベースに供給する手段１７と、第２の入
力Ｂ＊を所定レベルＶｓからＶ２Ｖ Ｉ−Ｈした量、レ
ベルシフトした信号Ｃを第３のトランジスタ３のベース
に供給する手段１８と、からなることを特徴とするエク
スクル−シブＯＲゲートである。
第１の入力Ａ及び第２の入力Ｂ＊の間に、１／２ＶＬの
レベル差があるために、本来の二つの入力Ｘ及びＹが共
に、同一のレベルの場合には、第１のトランジスタ１及
び第３のトランジスタ３を通じて電流が流れ、出力Ｚが
ローレベルとなる。また、本来の入力Ｘがハイレベルで
、入力Ｙがローレヘルの場合は、第４のトランジスタ４
を通じて電流が流れ、出力Ｚがハイレベルとなる。更に
、本来の入力Ｘがローレベルで、入力Ｙがハイレベルの
場合は、第２のトランジスタ２及び第３のトランジスタ
３を通じて電流が流れ、出力Ｚがハイレベルとなる。従
って、出力Ｚは、入力Ｘ及びＹに関して、排他的論理和
出力となる。
レベル差があるために、本来の二つの入力Ｘ及びＹが共
に、同一のレベルの場合には、第１のトランジスタ１及
び第３のトランジスタ３を通じて電流が流れ、出力Ｚが
ローレベルとなる。また、本来の入力Ｘがハイレベルで
、入力Ｙがローレヘルの場合は、第４のトランジスタ４
を通じて電流が流れ、出力Ｚがハイレベルとなる。更に
、本来の入力Ｘがローレベルで、入力Ｙがハイレベルの
場合は、第２のトランジスタ２及び第３のトランジスタ
３を通じて電流が流れ、出力Ｚがハイレベルとなる。従
って、出力Ｚは、入力Ｘ及びＹに関して、排他的論理和
出力となる。
以下、この発明の一実施例について、図面を参照して説
明する。
明する。
第１図において、１及び２は、上側の差動対を構成する
一対のトランジスタを示す。また、３及び４は、下側の
差動対を構成する一対のトランジスタを示す。トランジ
スタ１及び２のエミッタ共通接続点がトランジスタ３の
コレクタに接続される。トランジスタ３及び４のエミッ
タ共通接続点が定電流源５を介して接地端子７に接続さ
れる。
一対のトランジスタを示す。また、３及び４は、下側の
差動対を構成する一対のトランジスタを示す。トランジ
スタ１及び２のエミッタ共通接続点がトランジスタ３の
コレクタに接続される。トランジスタ３及び４のエミッ
タ共通接続点が定電流源５を介して接地端子７に接続さ
れる。
トランジスタ２のコレクタ及びトランジスタ４のコレク
タが共通接続されている。
タが共通接続されている。
トランジスタ１のコレクタが抵抗８を介して電源端子６
に接続されると共に、出力端子１０として導出される。
に接続されると共に、出力端子１０として導出される。
トランジスタ２のコレクタが抵抗９を介して電源端子６
に接続されると共に、出力端子１１として導出される。
に接続されると共に、出力端子１１として導出される。
抵抗８及び抵抗９の大きさは、互いに等しい大きさとさ
れている。
れている。
トランジスタ１のベースに、トランジスタ１２のエミッ
タが接続される。トランジスタ１２のコレクタが電源端
子６に接続され、そのエミッタが抵抗１７及び定電流源
１９を介して接地端子７に接続される。トランジスタ１
２のベースが導出された入力端子１４に入力Ｘが供給さ
れる。抵抗１７及び定電流源１９の接続点とトランジス
タ４０ベースとが接続されている。
タが接続される。トランジスタ１２のコレクタが電源端
子６に接続され、そのエミッタが抵抗１７及び定電流源
１９を介して接地端子７に接続される。トランジスタ１
２のベースが導出された入力端子１４に入力Ｘが供給さ
れる。抵抗１７及び定電流源１９の接続点とトランジス
タ４０ベースとが接続されている。
トランジスタ２のベースにトランジスタ１３のエミッタ
が抵抗１６を介して接続される。トランジスタ１３のコ
レクタが電源端子６に接続され、 □そのエミッタが
抵抗１６．１８及び定電流源２０を介して電源端子７に
接続される。トランジスタ１３のベースが導出された端
子１５に入力Ｙが供給される。
が抵抗１６を介して接続される。トランジスタ１３のコ
レクタが電源端子６に接続され、 □そのエミッタが
抵抗１６．１８及び定電流源２０を介して電源端子７に
接続される。トランジスタ１３のベースが導出された端
子１５に入力Ｙが供給される。
トランジスタ１のベースに供給される入力信号をＡとし
、トランジスタ２０ベースに供給される入力をＢ＊とし
、トランジスタ３のベースに供給される入力をＣとし、
トランジスタ４のベースに ′供給される入力をｄ
＊と表わす。また、出力端子１０に取り出される出力を
Ｚ、出力端子１１に取り出される出力を２とする。
、トランジスタ２０ベースに供給される入力をＢ＊とし
、トランジスタ３のベースに供給される入力をＣとし、
トランジスタ４のベースに ′供給される入力をｄ
＊と表わす。また、出力端子１０に取り出される出力を
Ｚ、出力端子１１に取り出される出力を２とする。
上述のこの発明の一実施例は、第２図に示すように、２
個のＮＯＲゲートの一方の入力端子に入力Ａ及びｄ＊の
反転した信号が供給され、このＮＯＲゲートの他方の入
力端子に入力Ｂ＊の反転した信号及びＣが供給され、２
個のＮＯＲゲートの出力がＯＲゲートに供給され、この
ＯＲゲートから出力Ｚが取り出される論理回路の構成と
して表わすことができる。この第２図に示す論理回路は
、第３図に示すように、入力Ｘ及びＹが供給され、出力
Ｚを発生するＥＸ−ＯＲゲートと等価な構成である。
個のＮＯＲゲートの一方の入力端子に入力Ａ及びｄ＊の
反転した信号が供給され、このＮＯＲゲートの他方の入
力端子に入力Ｂ＊の反転した信号及びＣが供給され、２
個のＮＯＲゲートの出力がＯＲゲートに供給され、この
ＯＲゲートから出力Ｚが取り出される論理回路の構成と
して表わすことができる。この第２図に示す論理回路は
、第３図に示すように、入力Ｘ及びＹが供給され、出力
Ｚを発生するＥＸ−ＯＲゲートと等価な構成である。
入力Ｘ及び入力Ｙは、電源電圧をＶｃｃとすると、ハイ
レベルがＶｃｃと一致し、ローレベルカ（ＶＣＣ−ＶＬ
）（但し、ＶＬは、論理振幅）となるものである。（・
ランジスタ１２のベース及びエミッタ間電圧をＶＢＥと
すると、トランジスタ１のベースに供給される入力への
ハイレベルＨｕ 及びＬｕの夫々は、次式のものとなる
。
レベルがＶｃｃと一致し、ローレベルカ（ＶＣＣ−ＶＬ
）（但し、ＶＬは、論理振幅）となるものである。（・
ランジスタ１２のベース及びエミッタ間電圧をＶＢＥと
すると、トランジスタ１のベースに供給される入力への
ハイレベルＨｕ 及びＬｕの夫々は、次式のものとなる
。
Ｈｕ −Ｖｃｃ −ＶＢＥ
Ｌ ｕ ＝ Ｖｃｃ −ＶＢＥ −Ｖ Ｌ一方、トラン
ジスタ１３及び抵抗Ｉ６を介してトランジスタ２のベー
スに供給される入力Ｂ＊は、定電流ａ２０の大きさをＩ
。とじ、抵抗１６の値をＲ１とすると、次式で示すハイ
レベルＨｚ及びローレベルＬＷｊ、を有する。
ジスタ１３及び抵抗Ｉ６を介してトランジスタ２のベー
スに供給される入力Ｂ＊は、定電流ａ２０の大きさをＩ
。とじ、抵抗１６の値をＲ１とすると、次式で示すハイ
レベルＨｚ及びローレベルＬＷｊ、を有する。
Ｈ％＝Ｖｃｃ−ＶＢＥ −１ｏ −Ｒ１＝Ｖｃｃ−Ｖ
ＢＥ −％ＶＬ＝Ｈｕ−％ＶＬＬｌｕ＝Ｖｃｃ ＶＢ
Ｅ Ｉｏ ・ＲＩ ＶＬ−Ｖｃｃ−ＶＢＨ−３／
ｚ ＶＬ＝Ｌｕ−％ＶＬＴ側の差動対のトランジスタ３
のベースには、トランジスタ１３．抵抗１６及び抵抗１
８を介された入力Ｃが供給される。一方、トランジスタ
４のベースには、トランジスタ１２及び抵抗１７を介さ
れた入力ｄ＊が供給される。
ＢＥ −％ＶＬ＝Ｈｕ−％ＶＬＬｌｕ＝Ｖｃｃ ＶＢ
Ｅ Ｉｏ ・ＲＩ ＶＬ−Ｖｃｃ−ＶＢＨ−３／
ｚ ＶＬ＝Ｌｕ−％ＶＬＴ側の差動対のトランジスタ３
のベースには、トランジスタ１３．抵抗１６及び抵抗１
８を介された入力Ｃが供給される。一方、トランジスタ
４のベースには、トランジスタ１２及び抵抗１７を介さ
れた入力ｄ＊が供給される。
定電流源１９により抵抗１７において生じる電圧降下が
（Ｖｓ＋Ｖ２ＶＬ）となり、定電流源２０により抵抗１
８において生じる電圧降下が（Ｖｓ−％ＶＩ、）となる
ように、抵抗１７及び抵抗１８の値が選定されている。
（Ｖｓ＋Ｖ２ＶＬ）となり、定電流源２０により抵抗１
８において生じる電圧降下が（Ｖｓ−％ＶＩ、）となる
ように、抵抗１７及び抵抗１８の値が選定されている。
ここで、Ｖｓは、ハイレベルＨｕとハイレベルｌ（ｄと
の差の電圧であって、上側の差動対のトランジスタが動
作するための必要電圧である。
の差の電圧であって、上側の差動対のトランジスタが動
作するための必要電圧である。
以上のこの一実施例の入カレベル及び出力レベルの関係
は、第４図に示すものとなる。即ち、上側の差動対には
、共に論理振幅がＶＬで、ハイレベルＨｕ及びＨｔ間（
ローレベルＬｕ及びＬ％間）で、ｚｖＬのレベル差を有
する入力Ａ及びＢ＊が供給される。下側の差動対には、
共に論理振幅がＶＬで、ハイレベルＨｄ及びＩＪｌｄ間
（ローレベルＬｄ及びＬｌｌｄ間）で、Ｖ２Ｖ Ｌのレ
ベル差を有する入力Ｃ及びｄ＊が供給される。
は、第４図に示すものとなる。即ち、上側の差動対には
、共に論理振幅がＶＬで、ハイレベルＨｕ及びＨｔ間（
ローレベルＬｕ及びＬ％間）で、ｚｖＬのレベル差を有
する入力Ａ及びＢ＊が供給される。下側の差動対には、
共に論理振幅がＶＬで、ハイレベルＨｄ及びＩＪｌｄ間
（ローレベルＬｄ及びＬｌｌｄ間）で、Ｖ２Ｖ Ｌのレ
ベル差を有する入力Ｃ及びｄ＊が供給される。
例えば入力Ｘがハイレベルで、入力Ｙがハイレベルの時
には、入力ＡがＨｕとなり、入力Ｂ＊がＨＩｕとなる。
には、入力ＡがＨｕとなり、入力Ｂ＊がＨＩｕとなる。
また、入力ＣがＨｄとなり、入力ｄ＊がＨ−となる。従
って、トランジスタ１及びトランジスタ３を通じて、電
流が流れ、出力Ｚがローレベル（Ｖｃｃ−ＶＬ）となる
。
って、トランジスタ１及びトランジスタ３を通じて、電
流が流れ、出力Ｚがローレベル（Ｖｃｃ−ＶＬ）となる
。
例えば入力Ｘがハイレベルで、入力Ｙがローレベルの時
には、入力ＡがＨｕとなり、入力Ｂ＊がＬＩｕとなる。
には、入力ＡがＨｕとなり、入力Ｂ＊がＬＩｕとなる。
また、入力ＣがＩ、ｄとなり、入力ｄ＊がＨｌｄとなる
。従って、トランジスタ４を通じて、電流が流れ、出力
Ｚがハイレベル（Ｖｃｃ）となる。
。従って、トランジスタ４を通じて、電流が流れ、出力
Ｚがハイレベル（Ｖｃｃ）となる。
第５図は、この発明の他の実施例を示す。前述の一実施
例と同様に、トランジスタ１及びトランジスタ２により
、上側の差動対が構成され、トランジスタ３及びトラン
ジスタ４により、下側の差動対が構成される。トランジ
スタ１のベースにトランジスタ１２のベース・エミッタ
間を介して入力Ｘが供給される。トランジスタ２のベー
スにトランジスタ１３のベース・エミッタ間及び抵抗１
６を介して入力Ｙが供給される。抵抗１６には、定電流
源２０により、ｚｖＬの電圧降下が発生ずる。
例と同様に、トランジスタ１及びトランジスタ２により
、上側の差動対が構成され、トランジスタ３及びトラン
ジスタ４により、下側の差動対が構成される。トランジ
スタ１のベースにトランジスタ１２のベース・エミッタ
間を介して入力Ｘが供給される。トランジスタ２のベー
スにトランジスタ１３のベース・エミッタ間及び抵抗１
６を介して入力Ｙが供給される。抵抗１６には、定電流
源２０により、ｚｖＬの電圧降下が発生ずる。
トランジスタ１２のエミッタ及び接地端子７間には、コ
レクタ・ベースが共通接続されたダイオード構成のトラ
ンジスタ２１、抵抗２２及び定電流源１９の直列接続が
設けられている。この抵抗２２及び定電流源１９の接続
点がトランジスタ４のベースに接続されている。抵抗２
２において生じる電圧降下がＶ２Ｖ Ｌとなるように、
抵抗２２の値が選定されている。従って、トランジスタ
４のベースには、トランジスタ１のベースに供給される
入力Ａに比して、（■ＢＥ＋％ＶＬ）の電圧だけ下がる
方向にレベルシフトされた入力ｄ＊が供給される。
レクタ・ベースが共通接続されたダイオード構成のトラ
ンジスタ２１、抵抗２２及び定電流源１９の直列接続が
設けられている。この抵抗２２及び定電流源１９の接続
点がトランジスタ４のベースに接続されている。抵抗２
２において生じる電圧降下がＶ２Ｖ Ｌとなるように、
抵抗２２の値が選定されている。従って、トランジスタ
４のベースには、トランジスタ１のベースに供給される
入力Ａに比して、（■ＢＥ＋％ＶＬ）の電圧だけ下がる
方向にレベルシフトされた入力ｄ＊が供給される。
トランジスタ１３のエミッタ及び接地端子間には、コレ
クタ及びベースが共通接続されたダイオード構成のトラ
ンジスタ２３と、定電流源２４の直列接続が設けられて
いる。トランジスタ２３のエミッタ及び定電流源２４の
接続点がトランジスタ３のベースに接続されている。従
って、トランジスタ３のベースには、トランジスタ２の
ベースに供給される入力Ｂ＊と比して、（ＶＢＥ ｚ
ｖＬ）の電圧だけ下がる方向にレベルシフトされた入力
Ｃが供給される。つまり、この第５図に示す他の実施例
は、上側の差動対と下側の差動対との間の電圧Ｖｓとし
て、トランジスタ２１及びトランジスタ２３のベース・
エミッタ間電圧ＶＢＥを使用した例である。
クタ及びベースが共通接続されたダイオード構成のトラ
ンジスタ２３と、定電流源２４の直列接続が設けられて
いる。トランジスタ２３のエミッタ及び定電流源２４の
接続点がトランジスタ３のベースに接続されている。従
って、トランジスタ３のベースには、トランジスタ２の
ベースに供給される入力Ｂ＊と比して、（ＶＢＥ ｚ
ｖＬ）の電圧だけ下がる方向にレベルシフトされた入力
Ｃが供給される。つまり、この第５図に示す他の実施例
は、上側の差動対と下側の差動対との間の電圧Ｖｓとし
て、トランジスタ２１及びトランジスタ２３のベース・
エミッタ間電圧ＶＢＥを使用した例である。
この発明に依れば、ＥＣＬ回路と同様に、トランジスタ
が飽和動作しないＥＸ−ＯＲゲートを構成することがで
きる。この発明は、従来のＥＣＬ回路と異なり、基準電
圧を必要としない。従って、基準電圧発生回路を設ける
必要が無く、基準電圧を供給するための配線が不要とな
り、ＩＣ回路のチンプサイズを小型化できる。また、従
来のＥＣＬ回路と同様の動作速度を実現する時には、差
動対の定電流源の値を小さくできるので、消費電力の低
減を図ることができる。
が飽和動作しないＥＸ−ＯＲゲートを構成することがで
きる。この発明は、従来のＥＣＬ回路と異なり、基準電
圧を必要としない。従って、基準電圧発生回路を設ける
必要が無く、基準電圧を供給するための配線が不要とな
り、ＩＣ回路のチンプサイズを小型化できる。また、従
来のＥＣＬ回路と同様の動作速度を実現する時には、差
動対の定電流源の値を小さくできるので、消費電力の低
減を図ることができる。
第１図はこの発明の一実施例の接続図、第２図及び第３
図の夫々はこの発明の一実施例の論理回路図、第４図は
この発明の一実施例におけるレベル関係を示す路線図、
第５図はこの発明の他の実施例の接続図、第６図は従来
のＥＣＬ回路の接続図、第７図は従来のＥＣＬ回路の論
理回路図、第８図は従来のＥＣＬ回路の論理振幅の路線
図、第９図及び第１０図は従来のＥＣＬ回路の他の例の
接続図及び論理回路図、第１１図は従来のＥＣＬ回路の
他の例の説明に用いる路線図、第１２図は従来のＥＣＬ
回路により構成されたＥＸ−ＯＲゲートの接続図である
。 図面における主要な符号の説明 １：第１のトランジスタ、２：第２のトランジスタ、３
：第３のトランジスタ、４：第４のトランジスタ、１ｏ
、ｔｔ：出力端子、１４．１５’：入力端子。 デ＊デ」＊」 ヱ＊干コ＊コ 寸 法 ｉ ″区 剰ゎ 献 一如ユ くの 工 」
図の夫々はこの発明の一実施例の論理回路図、第４図は
この発明の一実施例におけるレベル関係を示す路線図、
第５図はこの発明の他の実施例の接続図、第６図は従来
のＥＣＬ回路の接続図、第７図は従来のＥＣＬ回路の論
理回路図、第８図は従来のＥＣＬ回路の論理振幅の路線
図、第９図及び第１０図は従来のＥＣＬ回路の他の例の
接続図及び論理回路図、第１１図は従来のＥＣＬ回路の
他の例の説明に用いる路線図、第１２図は従来のＥＣＬ
回路により構成されたＥＸ−ＯＲゲートの接続図である
。 図面における主要な符号の説明 １：第１のトランジスタ、２：第２のトランジスタ、３
：第３のトランジスタ、４：第４のトランジスタ、１ｏ
、ｔｔ：出力端子、１４．１５’：入力端子。 デ＊デ」＊」 ヱ＊干コ＊コ 寸 法 ｉ ″区 剰ゎ 献 一如ユ くの 工 」
Claims (1)
- 【特許請求の範囲】 互いのエミッタが共通に接続され、少なくとも一方のト
ランジスタのコレクタから出力端子が導出された第１及
び第２のトランジスタと、 上記第１のトランジスタ及び上記第２のトランジスタの
エミッタ共通接続点とコレクタが接続された第３のトラ
ンジスタと、 上記第２のトランジスタとコレクタが共通接続された第
４のトランジスタと、 上記第３のトランジスタ及び上記第４のトランジスタの
互いのエミッタ共通接続点と基準電位点間に挿入された
定電流源と、 上記第１のトランジスタのベース及び上記第２のトラン
ジスタのベースの夫々に供給される入力であって、ハイ
レベル及びローレベル間の振幅が互いに等しく、且つ互
いに上記振幅の１／２のレベル差を有する第１の入力及
び第２の入力と、 上記第１の入力を所定レベルに１／２ＶＬ加えた量、レ
ベルシフトして上記第４のトランジスタのベースに供給
する手段と、 上記第２の入力を所定レベルから１／２ＶＬ減じた量、
レベルシフトして上記第３のトランジスタのベースに供
給する手段と、 からなることを特徴とするエクスクルーシブＯＲゲート
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086995A JPH0821853B2 (ja) | 1985-04-23 | 1985-04-23 | エクスクル−シブｏｒゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086995A JPH0821853B2 (ja) | 1985-04-23 | 1985-04-23 | エクスクル−シブｏｒゲ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245626A true JPS61245626A (ja) | 1986-10-31 |
| JPH0821853B2 JPH0821853B2 (ja) | 1996-03-04 |
Family
ID=13902455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086995A Expired - Fee Related JPH0821853B2 (ja) | 1985-04-23 | 1985-04-23 | エクスクル−シブｏｒゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821853B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774002A (en) * | 1992-09-22 | 1998-06-30 | Industrial Technology Research Institiute | Frequency doubler for an optical transceiver clock recovery circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178682A (ja) * | 1974-12-28 | 1976-07-08 | Takeda Riken Ind Co Ltd | Haitatekironriwakairo |
-
1985
- 1985-04-23 JP JP60086995A patent/JPH0821853B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178682A (ja) * | 1974-12-28 | 1976-07-08 | Takeda Riken Ind Co Ltd | Haitatekironriwakairo |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774002A (en) * | 1992-09-22 | 1998-06-30 | Industrial Technology Research Institiute | Frequency doubler for an optical transceiver clock recovery circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821853B2 (ja) | 1996-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |