JPS6084653A - デ−ジ−チエ−ン形割込要求回路 - Google Patents
デ−ジ−チエ−ン形割込要求回路Info
- Publication number
- JPS6084653A JPS6084653A JP19396283A JP19396283A JPS6084653A JP S6084653 A JPS6084653 A JP S6084653A JP 19396283 A JP19396283 A JP 19396283A JP 19396283 A JP19396283 A JP 19396283A JP S6084653 A JPS6084653 A JP S6084653A
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- JP
- Japan
- Prior art keywords
- unit
- units
- interrupt
- output
- chain type
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数の割込要求を優先処理するためのデー
ジ−チェーン形割込要求回路の改良に関する。
ジ−チェーン形割込要求回路の改良に関する。
デージ−チェーン形割込要求回路の従来の一般的な構成
を第１図に示している。コンピュータ側の中枢はＣＰＵ
（中央処理装置）／およびメモリ２などからなり、その
ＣＰＵバス３に各種の工１０（入出力）ユニットμが直
接結合される他、工１０コントローラＳを介して工１０
バス乙に複数の工１０ユニットＵ／〜Ｕｎが接続される
。この工１０ユニットＵ／〜Ｕｎがデージ−チェーン形
割込回路で割込み処理される。
を第１図に示している。コンピュータ側の中枢はＣＰＵ
（中央処理装置）／およびメモリ２などからなり、その
ＣＰＵバス３に各種の工１０（入出力）ユニットμが直
接結合される他、工１０コントローラＳを介して工１０
バス乙に複数の工１０ユニットＵ／〜Ｕｎが接続される
。この工１０ユニットＵ／〜Ｕｎがデージ−チェーン形
割込回路で割込み処理される。
つマリ、各工１０ユニツ）Ｕ／〜Ｕｎの割込要求出力端
Ｒ／〜Ｒｎ（論理グー）０／〜Ｃの出力端）は、工１０
バス乙に含まれる共通の割込要求線にフンクアツプされ
、工１０コントローラＳを介してＯＰＵ／につながって
いる。あるＩ１０ユニットＵｌ（１−／〜ｎ）における
割込要求信号′Ｒ町かＨレベルになると、論理グー）０
１の出力Ｒ１がＬレベルとなり、ＣＰＵ／に割込要求が
伝えられる。
Ｒ／〜Ｒｎ（論理グー）０／〜Ｃの出力端）は、工１０
バス乙に含まれる共通の割込要求線にフンクアツプされ
、工１０コントローラＳを介してＯＰＵ／につながって
いる。あるＩ１０ユニットＵｌ（１−／〜ｎ）における
割込要求信号′Ｒ町かＨレベルになると、論理グー）０
１の出力Ｒ１がＬレベルとなり、ＣＰＵ／に割込要求が
伝えられる。
ＯＰＵ／からの割込許可信号は工１０コントローラＳと
工１０バス乙を経て、各工１０ユニットＵ／〜Ｕｎ内の
論理グー）ＡＩとＢ１を経由するチェーン構造の割込許
可線（）／％Ｇｎに伝送される。つまり、割込許可信号
（Ｈレベル）は許可線Ｇ／を介してまず最も優先度の高
い工１０ユニツ）Ｕ／に伝わシ、論理ゲートＡｌの出力
０日／がＬレベルになる。この工１０ユニットＵ／＆て
て害１」込要、５１りを行なっている場合は（Ｒ８／が
Ｈレベル）、論理ゲートＢ／の出力、すなわちσに可ｍ
ｃ＋２の信号はＬレベルのままであり、工１０ユニット
Ｕｌ以丁のユニットＵコ〜Ｕ には割込許可（’ｇｉ号
は伝わらない。
工１０バス乙を経て、各工１０ユニットＵ／〜Ｕｎ内の
論理グー）ＡＩとＢ１を経由するチェーン構造の割込許
可線（）／％Ｇｎに伝送される。つまり、割込許可信号
（Ｈレベル）は許可線Ｇ／を介してまず最も優先度の高
い工１０ユニツ）Ｕ／に伝わシ、論理ゲートＡｌの出力
０日／がＬレベルになる。この工１０ユニットＵ／＆て
て害１」込要、５１りを行なっている場合は（Ｒ８／が
Ｈレベル）、論理ゲートＢ／の出力、すなわちσに可ｍ
ｃ＋２の信号はＬレベルのままであり、工１０ユニット
Ｕｌ以丁のユニットＵコ〜Ｕ には割込許可（’ｇｉ号
は伝わらない。
マリ、工１０ユニツ）Ｕ／が割込要求を１テなってイナ
イ場合（Ｒ８／がＬレベル）、論理ゲートＢ／の出力が
Ｈレベルとなシ、これが許可線Ｇ２を弁じて次に優先度
の尚い工１０ユニン）［Ｊ、２に伝わる。
イ場合（Ｒ８／がＬレベル）、論理ゲートＢ／の出力が
Ｈレベルとなシ、これが許可線Ｇ２を弁じて次に優先度
の尚い工１０ユニン）［Ｊ、２に伝わる。
このように、許可線Ｇ／〜Ｇｎのチェーン構成上で最も
ＣＰＵ１に近いユニン）Ｕ／力ｌ最高の優先ｌ星をもっ
ておシ、チェーンの末端に位置するものほど優先度が低
くなる。そして、高優先度のユニットにおいて割込要求
が行なわれていない場合に限って、低位優先度のユニッ
トに対する割込許可信号がチェーンを伝わっていく、こ
れが、デージ−チェーンの動作原理である。
ＣＰＵ１に近いユニン）Ｕ／力ｌ最高の優先ｌ星をもっ
ておシ、チェーンの末端に位置するものほど優先度が低
くなる。そして、高優先度のユニットにおいて割込要求
が行なわれていない場合に限って、低位優先度のユニッ
トに対する割込許可信号がチェーンを伝わっていく、こ
れが、デージ−チェーンの動作原理である。
上述した従来のデージ−チェーン形割込ＪＭ氷回路では
次のような問題があった。８１８１図においてＰ／〜Ｐ
ｎは各Ｉ１０ユニットＵ／〜Ｕｎの動作′Ｔ＆Ｌｏｘを
示しておｐｌそれぞれは独立した電線装置でＡＣ電源を
所定のＤｏ電諒に変換する。ここで例えば工１０ユニッ
）Ｕ／のｒｈｓｐ／が故障してＤＣ出力がなくなると、
このユニットＵ／内の論理グー）Ａ／、Ｂ／、Ｏ／は動
作しなくなる。論理グー）Ａ／とＢ／は割込許可線Ｇｌ
−Ｇｒ１のチェーンの途中に挿入されているので、これ
が動作しなくなると上記チェーンが断線したのと同じ状
態になる。
次のような問題があった。８１８１図においてＰ／〜Ｐ
ｎは各Ｉ１０ユニットＵ／〜Ｕｎの動作′Ｔ＆Ｌｏｘを
示しておｐｌそれぞれは独立した電線装置でＡＣ電源を
所定のＤｏ電諒に変換する。ここで例えば工１０ユニッ
）Ｕ／のｒｈｓｐ／が故障してＤＣ出力がなくなると、
このユニットＵ／内の論理グー）Ａ／、Ｂ／、Ｏ／は動
作しなくなる。論理グー）Ａ／とＢ／は割込許可線Ｇｌ
−Ｇｒ１のチェーンの途中に挿入されているので、これ
が動作しなくなると上記チェーンが断線したのと同じ状
態になる。
つまりＯＦＵ ／からの割込要求信号は金工１０ユニッ
トＵ／〜Ｕｎに伝わらなくなシ、システム全体の機能が
ストップしてしまう。優先度の低いＶＣユニソ）Ｕ土の
電源Ｐｉが断した場合も、それ以下の優先度のユニット
に対して上記の同じ現象を生じる。また電源Ｐ１が故障
した場合だけでなくｓｘ／”ユニットＵｌのプリント板
の交換を行なう場合などに、そのユニットυ１の電源Ｐ
１を意図的に切ったときも同じで、上記のようなシステ
ムダウンと同様な状態になってしまう。
トＵ／〜Ｕｎに伝わらなくなシ、システム全体の機能が
ストップしてしまう。優先度の低いＶＣユニソ）Ｕ土の
電源Ｐｉが断した場合も、それ以下の優先度のユニット
に対して上記の同じ現象を生じる。また電源Ｐ１が故障
した場合だけでなくｓｘ／”ユニットＵｌのプリント板
の交換を行なう場合などに、そのユニットυ１の電源Ｐ
１を意図的に切ったときも同じで、上記のようなシステ
ムダウンと同様な状態になってしまう。
このように従来の回路では、あるユニットの電源が断し
たとき、そのユニットの機能が停止するだけでなく、上
ル己チェーンがそのユニットで断線したのと同じになり
、他のユニットの機能まで停止させてしまう。
たとき、そのユニットの機能が停止するだけでなく、上
ル己チェーンがそのユニットで断線したのと同じになり
、他のユニットの機能まで停止させてしまう。
この発明は前述した従来の問題点に鑑みなされたもので
あ勺、その目的は、１つのユニットの電匁が断しても、
チェーンでつながる他のユニットには影響が及ばないよ
うにしたデージ−チェーン形割込要求回路を提供するこ
とにある。
あ勺、その目的は、１つのユニットの電匁が断しても、
チェーンでつながる他のユニットには影響が及ばないよ
うにしたデージ−チェーン形割込要求回路を提供するこ
とにある。
上記の目的を達成するために、この発明は、各工１０ユ
ニットの割込許可線の入力側と出力側とを短絡して直結
するためのリレー接点を設け、各工１０ユニットの電源
出力が正常な場合にそれぞれの上記リレー接点を開路し
、上記電蝕出力が断した場合にそれぞれの上記リレー接
点を閉路するように構成したことを特徴とする。
ニットの割込許可線の入力側と出力側とを短絡して直結
するためのリレー接点を設け、各工１０ユニットの電源
出力が正常な場合にそれぞれの上記リレー接点を開路し
、上記電蝕出力が断した場合にそれぞれの上記リレー接
点を閉路するように構成したことを特徴とする。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。
る。
第２図はこの発明の実施例を示しているが、第１図の従
来構成と同一ないし対応する構成要素には同一符号を付
している。なおコンピュータ側の構成およびデージ−チ
ェーン形割込要求回路の基本構成は従来と同じであるの
で、その同じ部分については前記の説明を援用し、重複
説明はしない。
来構成と同一ないし対応する構成要素には同一符号を付
している。なおコンピュータ側の構成およびデージ−チ
ェーン形割込要求回路の基本構成は従来と同じであるの
で、その同じ部分については前記の説明を援用し、重複
説明はしない。
また、第２図では工／○ユニツ）Ｕ／とＵｌのみが図示
されているが、さらに多数のユニットがあっても勿論良
く、工１０ユニットはＵ／・〜Ｕｎまであるとして説明
する。
されているが、さらに多数のユニットがあっても勿論良
く、工１０ユニットはＵ／・〜Ｕｎまであるとして説明
する。
この発明に係るデージ−チェーン形割込要求回路にあっ
ては、各工１０ユニツ）Ｕｌの割込許可線の入力側Ｇ１
と出力側Ｇ１＋、と全短絡して直結するためのリレー接
点ｓ１が設けられている。つまり、論理ゲートＡ１の入
力端と論理グー）Ｂｌの出力端がリレー接点Ｓ１で接続
されている。このリレー接点Ｓ１はリードリレーまたは
水銀リレーなどの常閉形接点であシ、電源Ｐ１の出力が
断している状態で接点ｓ１は閉路している。電源Ｐ１の
出力が正常に生じていると、その出Ｅ１によってリレー
接点Ｓ１が駆動されて開路する。
ては、各工１０ユニツ）Ｕｌの割込許可線の入力側Ｇ１
と出力側Ｇ１＋、と全短絡して直結するためのリレー接
点ｓ１が設けられている。つまり、論理ゲートＡ１の入
力端と論理グー）Ｂｌの出力端がリレー接点Ｓ１で接続
されている。このリレー接点Ｓ１はリードリレーまたは
水銀リレーなどの常閉形接点であシ、電源Ｐ１の出力が
断している状態で接点ｓ１は閉路している。電源Ｐ１の
出力が正常に生じていると、その出Ｅ１によってリレー
接点Ｓ１が駆動されて開路する。
また各電源Ｐ１には電源スイッチＳＷＩが設けられ。
例えばユニット内のプリント板を交換するなどに際し、
このスイッチＳＷｉで電ｍＰ１にオフにすることができ
る。さらに、電（Ｊｌ、Ｐｌがオフされるか、あるいは
伺らかの異常によって電声Ｐ１が断したときに、この電
源Ｐ１から電断信号Ｆ１が出力される。各電断信号Ｆ１
はＣＰＵバス３に直結された工１０ユニット４’に入力
され、ＣＰＵ／に各ユニットＵ１の電断を通知する。
このスイッチＳＷｉで電ｍＰ１にオフにすることができ
る。さらに、電（Ｊｌ、Ｐｌがオフされるか、あるいは
伺らかの異常によって電声Ｐ１が断したときに、この電
源Ｐ１から電断信号Ｆ１が出力される。各電断信号Ｆ１
はＣＰＵバス３に直結された工１０ユニット４’に入力
され、ＣＰＵ／に各ユニットＵ１の電断を通知する。
以上の構成において、金工１０ユニソ）Ｕ／〜Ｕｎの電
１２１１ Ｐ ’ ＝Ｐ ｎが正常であれば、前記リレ
ー接点Ｓ／〜Ｓｎはすべて開いておシ、この状態では第
１図の従来回路とまったく同じに動作する。
１２１１ Ｐ ’ ＝Ｐ ｎが正常であれば、前記リレ
ー接点Ｓ／〜Ｓｎはすべて開いておシ、この状態では第
１図の従来回路とまったく同じに動作する。
ここで、例えば優先度が最高のＩ１０ユニットＵノの電
（ＩＩＰ／がオフまたは断したとする。すると、このユ
ニン）Ｕ／内の論理グー）Ａ／、、Ｂ／ＩＣ／が動作し
力くなるが、代わυにリレー接点！３／が閉じ、割込許
可線Ｇ／と０２が直接接続される。
（ＩＩＰ／がオフまたは断したとする。すると、このユ
ニン）Ｕ／内の論理グー）Ａ／、、Ｂ／ＩＣ／が動作し
力くなるが、代わυにリレー接点！３／が閉じ、割込許
可線Ｇ／と０２が直接接続される。
したがって工１０ユニットＵ／の機能は停止しても前記
チェーンは維持され、工１０ユニン）Ｕコ以下にＣＰＵ
／からの割込許可信号が伝わる。つまル他の工１０ユニ
ソ）ＩＪ、２〜Ｕｎは正常に機能し、全体的なシステム
ダウンは回避される。またＩ１０ユニット≠２通じてＯ
ＰＵ／に通知されるので、ＣＰＵ／は工１０ユニットＵ
／にアクセスしない。
チェーンは維持され、工１０ユニン）Ｕコ以下にＣＰＵ
／からの割込許可信号が伝わる。つまル他の工１０ユニ
ソ）ＩＪ、２〜Ｕｎは正常に機能し、全体的なシステム
ダウンは回避される。またＩ１０ユニット≠２通じてＯ
ＰＵ／に通知されるので、ＣＰＵ／は工１０ユニットＵ
／にアクセスしない。
以上の動作は、他の電ＨＰｓがオフまたは断したときも
同様である。
同様である。
以上詳細に説明したように、この発明に係るデージ−チ
ェーン形割込要求回路によれば、チェーンでむすばれた
複数のユニットのうち１つのユニットの電跡がオフまた
は断しても、機能を停止するのはそのユニットだけであ
シ、チェーンは正常に維持され、他のユニットには影響
は及ばない。
ェーン形割込要求回路によれば、チェーンでむすばれた
複数のユニットのうち１つのユニットの電跡がオフまた
は断しても、機能を停止するのはそのユニットだけであ
シ、チェーンは正常に維持され、他のユニットには影響
は及ばない。
第１図は従来のチージーチェーン形割込要求回路を含ん
だシステム構成図、第２図は本発明によるデージ−チェ
ーン形割込要求回路を含んだ／ステム構成図である。 ／・・・ＯＰＵ、λ・・・メモリ、３・・・ＯＰＵバス
％ 弘・・・工１０ユニット、Ｓ・・・工１０コントロ
ーラ、ｔ・・・工１０バス、ｕｌ（１＝ ／〜ｎ ）−
Ｉ ／ Ｏユニット、Ｐｌ・・・電ＵハＲ１・・・割込
要求出力端、Ｇ１・・・割込許可線、Ａｌ、 Ｂ１ 、
０１・・・論理ゲート、Ｓｌ・・・リレー接点％Ｆ土・
・・電断信号、ＳＷｌ・・・電源スィッチ。
だシステム構成図、第２図は本発明によるデージ−チェ
ーン形割込要求回路を含んだ／ステム構成図である。 ／・・・ＯＰＵ、λ・・・メモリ、３・・・ＯＰＵバス
％ 弘・・・工１０ユニット、Ｓ・・・工１０コントロ
ーラ、ｔ・・・工１０バス、ｕｌ（１＝ ／〜ｎ ）−
Ｉ ／ Ｏユニット、Ｐｌ・・・電ＵハＲ１・・・割込
要求出力端、Ｇ１・・・割込許可線、Ａｌ、 Ｂ１ 、
０１・・・論理ゲート、Ｓｌ・・・リレー接点％Ｆ土・
・・電断信号、ＳＷｌ・・・電源スィッチ。
Claims (1)
- （ＩＩＯＰＵにつながる共通の割込要求線に複数のＩ
／ Ｏユニットがフックアップされ、ＣＰＴＪからの割
込許可信号が各工１０ユニット内の論理ゲートを経由す
るチェーン構造の割込許可線に伝送されて、割込みの優
先処理が行なわれるデージ−チェーン形割込要求回路に
おいて、各工１０ユニットの割込許可線の入力側と出力
側と全短絡して直結するためリレー接点を設け、各工１
０ユニットの電源出力が正常な場合にそれぞれの上記リ
レー接点を開略し、上記電源出力が断した場合にそれぞ
れの上記リレー接点を閉路するように構成したことを特
徴とするチージーチェーン形割込要求回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19396283A JPS6084653A (ja) | 1983-10-17 | 1983-10-17 | デ−ジ−チエ−ン形割込要求回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19396283A JPS6084653A (ja) | 1983-10-17 | 1983-10-17 | デ−ジ−チエ−ン形割込要求回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084653A true JPS6084653A (ja) | 1985-05-14 |
Family
ID=16316656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19396283A Pending JPS6084653A (ja) | 1983-10-17 | 1983-10-17 | デ−ジ−チエ−ン形割込要求回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102012220974A1 (de) | 2011-11-25 | 2013-05-29 | Deutsches Zentrum für Luft- und Raumfahrt e.V. | Bus-System zum Testen und Konfigurieren von digitalen und/oder analogen Hardwarekomponenten |
-
1983
- 1983-10-17 JP JP19396283A patent/JPS6084653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102012220974A1 (de) | 2011-11-25 | 2013-05-29 | Deutsches Zentrum für Luft- und Raumfahrt e.V. | Bus-System zum Testen und Konfigurieren von digitalen und/oder analogen Hardwarekomponenten |
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