JPS6084657A - デ−タ転送要求スタックのバイパス制御方式 - Google Patents
デ−タ転送要求スタックのバイパス制御方式Info
- Publication number
- JPS6084657A JPS6084657A JP17562983A JP17562983A JPS6084657A JP S6084657 A JPS6084657 A JP S6084657A JP 17562983 A JP17562983 A JP 17562983A JP 17562983 A JP17562983 A JP 17562983A JP S6084657 A JPS6084657 A JP S6084657A
- Authority
- JP
- Japan
- Prior art keywords
- stack
- bus
- input
- data transfer
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ転送要求を登録するスタックが一杯で
登録できない場合に、まだスタックに登録できない状態
のバッファに再度アクセスがありたときは、スタックを
バイパスさせ、優先してデータ転送を行うようにしたデ
ータ転送要求スタックのバイパス制御方式に関するもの
である。
登録できない場合に、まだスタックに登録できない状態
のバッファに再度アクセスがありたときは、スタックを
バイパスさせ、優先してデータ転送を行うようにしたデ
ータ転送要求スタックのバイパス制御方式に関するもの
である。
第１図はデータ処理システムの構成を示す図、第２図は
データ・バッファの構成を説明する図、第３図はバス変
換装置の構成な示す図である０図において、１は中央処
理装置、２は主記憶装置。
データ・バッファの構成を説明する図、第３図はバス変
換装置の構成な示す図である０図において、１は中央処
理装置、２は主記憶装置。
３はチャネル装置、４−０ないし４−ｎは入出力装置、
５は第１のバス制御部、６は第２のバス制御部、７はス
タック、８はデータ・バッファ制御部、９はデータ・バ
ッファ、１０はセレクタ、１１はスタック制御部、ＢＣ
はバス変換装置を示す。
５は第１のバス制御部、６は第２のバス制御部、７はス
タック、８はデータ・バッファ制御部、９はデータ・バ
ッファ、１０はセレクタ、１１はスタック制御部、ＢＣ
はバス変換装置を示す。
第１図において、第１のバスを使ってチャネル装置３と
主記憶装置２との間でデータ転送を行い。
主記憶装置２との間でデータ転送を行い。
第２のバスを使ってチャネル装置３と複数の入出力装置
４−〇ないし４− ｎとの間でデータ転送を行う、チャ
ネル装置３内のバス変換装置ＢＣは、２つのバスに接続
され、各入出力装置４−０ないし４− ｎから転送され
てきたデータを各入出力装置毎に一定量ずつ蓄積するデ
ータ・バッファＢｕｆｆを持っている。
４−〇ないし４− ｎとの間でデータ転送を行う、チャ
ネル装置３内のバス変換装置ＢＣは、２つのバスに接続
され、各入出力装置４−０ないし４− ｎから転送され
てきたデータを各入出力装置毎に一定量ずつ蓄積するデ
ータ・バッファＢｕｆｆを持っている。
第１のバスでは例えば１６バイト単位のデータ転送を行
い、＠２のバスでは例えば２バイト単位のデータ転送を
行うというように、第１のバスと第２のバスとでは１回
のデータ転送に要する時間が異なる。この転送単位に合
わせて、データ・バッファは、第２図に示すように、各
入出力装置毎に１６バイトの２つのバッファＡとＢを持
ち、交互に使用される。
い、＠２のバスでは例えば２バイト単位のデータ転送を
行うというように、第１のバスと第２のバスとでは１回
のデータ転送に要する時間が異なる。この転送単位に合
わせて、データ・バッファは、第２図に示すように、各
入出力装置毎に１６バイトの２つのバッファＡとＢを持
ち、交互に使用される。
各入出力装置４−０ないし４− ｎは、他の入出力装置
と非同期にデータ転送を行い、夫々に異なる番号ｒ＄Ｏ
Ｊ、ｒ＄Ｉ Ｊ、・・・・・・、ｒ＄ｌ：ｎＪが割付げ
られる。バス変換装置ＢＣでは、この番号なもとに各入
出力装置４−〇ないし４− ｎに対するデータ転送を行
う。
と非同期にデータ転送を行い、夫々に異なる番号ｒ＄Ｏ
Ｊ、ｒ＄Ｉ Ｊ、・・・・・・、ｒ＄ｌ：ｎＪが割付げ
られる。バス変換装置ＢＣでは、この番号なもとに各入
出力装置４−〇ないし４− ｎに対するデータ転送を行
う。
バス変換装置ＢＣの構成を示したのが第３図である。第
３図において、第１のバス制御部５と第２のバス制御部
６との間にスタック７があり、第２のバス制御部６が主
記憶装置２とのデータ転送が必要と判断した入出力装置
に割付けられた番号がスタック７に登録される。第１の
バス制御部５は、スタック７から出力される番号に対応
した入出力装置のデータ・バッファ９と主記憶装置２と
の間でデータ転送を行う。そしてそのデータ転送が終了
するとスタック７がポツプされる。
３図において、第１のバス制御部５と第２のバス制御部
６との間にスタック７があり、第２のバス制御部６が主
記憶装置２とのデータ転送が必要と判断した入出力装置
に割付けられた番号がスタック７に登録される。第１の
バス制御部５は、スタック７から出力される番号に対応
した入出力装置のデータ・バッファ９と主記憶装置２と
の間でデータ転送を行う。そしてそのデータ転送が終了
するとスタック７がポツプされる。
従来、第２のバスを使って入出力装置４−０ないし４−
ｎとの間でデータ転送が行われたことによシ、主記憶
装置２との間でデータ転送が必要となった場合、自動的
に第１のバスを使ったデータ転送が行われ、一定状態の
場合にのみ第１のバスを使ったデータ転送に優先処理が
行われる。以下にその例を説明する。
ｎとの間でデータ転送が行われたことによシ、主記憶
装置２との間でデータ転送が必要となった場合、自動的
に第１のバスを使ったデータ転送が行われ、一定状態の
場合にのみ第１のバスを使ったデータ転送に優先処理が
行われる。以下にその例を説明する。
今、＃０の入出力装置４−０からデータ・バッファ９の
Ｂ（１−アクセスしたとき、バッファＡと主記憶装置２
とのデータ転送を行うべく番号をスタック７に登録しよ
うとする。このとき、スタック７が登録可能である場合
にはその番号を登録し、データ・バッファ９のＢＯと入
出力装置４−０との間でデータ転送を行う・その後、バ
ッファＢなアクセスしている間は主記憶装置２とのデー
タ転送要求は行わない、ところが、スタック７が一杯で
新たな番号が登録不可能な状態では１番号の登録を行わ
ず、データ・バッファ９のＢＯと入出力装置４−０との
間でデータ転送を行う。次にデータ・バッファ９０８１
をアクセスしたとき、再びスタックしようとする。この
ような制御方式において、スタック制御部１１でスタッ
クに登録できなかった入出力装置の番号が優先レジスタ
（図示せず）にセットされる。次に他の入出力装置が第
２のバスからデータ・バッファ９をアクセスしたとき、
その入出力装置の番号が優先レジスフの内容と比較され
、その入出力装置の番号の方が大きいときには、スタッ
ク７に登録することが禁止され、小さいか等しいときに
はスタック７に登録することが許可される。ここで、登
録が禁止されると、優先レジスタにセットされていた番
号がスタック７に登録され、その入出力装置の番号に優
先レジスタの内容が書き替えられる。優先レジスタにセ
ットされている番号がスタック７に登録された時、又は
スタック７が空になった時には、優先レジスタはリセッ
トされ、全ての入出力装置の番号はスタック７に登録す
ることが禁止されることはなくなる。
Ｂ（１−アクセスしたとき、バッファＡと主記憶装置２
とのデータ転送を行うべく番号をスタック７に登録しよ
うとする。このとき、スタック７が登録可能である場合
にはその番号を登録し、データ・バッファ９のＢＯと入
出力装置４−０との間でデータ転送を行う・その後、バ
ッファＢなアクセスしている間は主記憶装置２とのデー
タ転送要求は行わない、ところが、スタック７が一杯で
新たな番号が登録不可能な状態では１番号の登録を行わ
ず、データ・バッファ９のＢＯと入出力装置４−０との
間でデータ転送を行う。次にデータ・バッファ９０８１
をアクセスしたとき、再びスタックしようとする。この
ような制御方式において、スタック制御部１１でスタッ
クに登録できなかった入出力装置の番号が優先レジスタ
（図示せず）にセットされる。次に他の入出力装置が第
２のバスからデータ・バッファ９をアクセスしたとき、
その入出力装置の番号が優先レジスフの内容と比較され
、その入出力装置の番号の方が大きいときには、スタッ
ク７に登録することが禁止され、小さいか等しいときに
はスタック７に登録することが許可される。ここで、登
録が禁止されると、優先レジスタにセットされていた番
号がスタック７に登録され、その入出力装置の番号に優
先レジスタの内容が書き替えられる。優先レジスタにセ
ットされている番号がスタック７に登録された時、又は
スタック７が空になった時には、優先レジスタはリセッ
トされ、全ての入出力装置の番号はスタック７に登録す
ることが禁止されることはなくなる。
しかし、成る入出力装置がバッファＢＹアクセスしてい
る間バッファＡをスタックに登録できなかった場合にお
いて１次にバッファＡＹ第２のバスを使ってアクセスし
たとき、バッファＡはまだ主記憶装置２とのデータ転送
が行われていないので使用不可能である。このため、ス
タック７に登録できるのを待ち、しかも、その前に登録
しである他のデータ・バッファに対するデータ転送の終
了を待たなければならない。その間、第２のバスはその
入出力装置に専有されるので、第２のバスの転送能力が
低下する。
る間バッファＡをスタックに登録できなかった場合にお
いて１次にバッファＡＹ第２のバスを使ってアクセスし
たとき、バッファＡはまだ主記憶装置２とのデータ転送
が行われていないので使用不可能である。このため、ス
タック７に登録できるのを待ち、しかも、その前に登録
しである他のデータ・バッファに対するデータ転送の終
了を待たなければならない。その間、第２のバスはその
入出力装置に専有されるので、第２のバスの転送能力が
低下する。
本発明は、上記の考察に基づくものであって、データ転
送要求を登録するスタックが一杯で登録できない場合に
も特定の入出力装置によってバスが長時間専有されるこ
とがないようなデータ転送要求スタックのバイパス制御
方式を提供することを目的とするものである。
送要求を登録するスタックが一杯で登録できない場合に
も特定の入出力装置によってバスが長時間専有されるこ
とがないようなデータ転送要求スタックのバイパス制御
方式を提供することを目的とするものである。
そのために本発明のデータ転送要求スタックのバイパス
制御方式は、主記憶装置との間でのデータ転送に使用す
る第１のバス及び複数の入出力装置との間でのデータ転
送に使用する第２のバスに接続され、複数の入出力装置
の夫々に対応して上記第１のバスのデータ転送単位の大
きさの２つのバッファを有するデータ・バッファ、デー
タ・バッファ制御部、第１のバス制御部、第２のバス制
御部、該第２のバス制御部から送出される入出力装置の
番号のデータ転送要求を登録するスタッ久及びスタック
制御部を具備するバス変換装置において、上記スタック
をバイパスして上記第２のバス制御部から送出される入
出力装置の番号を上記第１のバス制御部へ供給するバイ
パス手段を設けると共に、上記スタック制御部は、上記
第２のバス制御部を通して、成る入出力装置が上記デー
タ・バッファの一方のバッファをアクセスしている間に
他方のバッファに対するデータ転送要求をスタック７に
登録できず、次に上記一方のバッファをアクセスした場
合圧は上記第２のバス制御部の指示によシ該第２のバス
制御部から送出された入出力装置の番号を上記第１のバ
ス制御部に供給するように上記バイパス手段を制御し、
上記第１のバス制御部は、上記第１のバスで処理中のデ
ータ転送が終了し７ヒ後に上記スタックから出力される
番号に優先して上記バイパス手段により上記スタックを
バイパスして供給された番号に対して次のデータ転送を
行うように構成されたことを特徴とするものである。
制御方式は、主記憶装置との間でのデータ転送に使用す
る第１のバス及び複数の入出力装置との間でのデータ転
送に使用する第２のバスに接続され、複数の入出力装置
の夫々に対応して上記第１のバスのデータ転送単位の大
きさの２つのバッファを有するデータ・バッファ、デー
タ・バッファ制御部、第１のバス制御部、第２のバス制
御部、該第２のバス制御部から送出される入出力装置の
番号のデータ転送要求を登録するスタッ久及びスタック
制御部を具備するバス変換装置において、上記スタック
をバイパスして上記第２のバス制御部から送出される入
出力装置の番号を上記第１のバス制御部へ供給するバイ
パス手段を設けると共に、上記スタック制御部は、上記
第２のバス制御部を通して、成る入出力装置が上記デー
タ・バッファの一方のバッファをアクセスしている間に
他方のバッファに対するデータ転送要求をスタック７に
登録できず、次に上記一方のバッファをアクセスした場
合圧は上記第２のバス制御部の指示によシ該第２のバス
制御部から送出された入出力装置の番号を上記第１のバ
ス制御部に供給するように上記バイパス手段を制御し、
上記第１のバス制御部は、上記第１のバスで処理中のデ
ータ転送が終了し７ヒ後に上記スタックから出力される
番号に優先して上記バイパス手段により上記スタックを
バイパスして供給された番号に対して次のデータ転送を
行うように構成されたことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第４図は本発明の１実施例構成を示す図である。
第４図において、５ないし８と１１は第３図に対応する
ものを示し、１２はセレクタを示す。第１のバス制御部
５は、セレクタ１２かも送られてくる番号をセットする
レジスタを持ち、現在第１のバスで行っているデータ転
送が終了した後、レジスタにセットされた番号に対して
次のデータ転送を行う６セレクタ１２は、一方の入力端
子がスタック７の出力端子に接続され、他方の入力端子
がスタック７の入力端子に接続されてスタック７をバイ
パスしている。スタック７の入力端子には、第２のバス
制御部６から登録すべき入出力装置の番号が送られてく
る。データ・ノ（ソファ制御部８け、コントロール・フ
ラグヲ持チ、コノコントロール・フラグに各入出力装置
の番号対応に、スタック７にセットされているか否か、
データ転送が終了（使える）状態にあるか否か、エラー
の有無などを記憶している。
ものを示し、１２はセレクタを示す。第１のバス制御部
５は、セレクタ１２かも送られてくる番号をセットする
レジスタを持ち、現在第１のバスで行っているデータ転
送が終了した後、レジスタにセットされた番号に対して
次のデータ転送を行う６セレクタ１２は、一方の入力端
子がスタック７の出力端子に接続され、他方の入力端子
がスタック７の入力端子に接続されてスタック７をバイ
パスしている。スタック７の入力端子には、第２のバス
制御部６から登録すべき入出力装置の番号が送られてく
る。データ・ノ（ソファ制御部８け、コントロール・フ
ラグヲ持チ、コノコントロール・フラグに各入出力装置
の番号対応に、スタック７にセットされているか否か、
データ転送が終了（使える）状態にあるか否か、エラー
の有無などを記憶している。
第４図において、成る入出力装置が第２のノ（スを使っ
て使用不可能なデータ・バッファをアクセスした場合、
即ち、成る入出力装置がバッファＢをアクセスしている
間、バッファＡＹスタック７に登録できずに次にバッフ
ァＡｆ、）アクセスした場合には、第２のバス制御部６
は、データ・バッファ制御部８のコントロール・フラグ
をみて使用不可能なデータ・バッファへのアクセスであ
ることを知る。これにより第２のバス制御部６は、その
入出力装置の番号を送出するとともに、スタック制御部
１１にスタック７をバイパスするようにセレクタ１２を
制御させることにより、その入出力装置の番号を、スタ
ック７に登録することなしに。
て使用不可能なデータ・バッファをアクセスした場合、
即ち、成る入出力装置がバッファＢをアクセスしている
間、バッファＡＹスタック７に登録できずに次にバッフ
ァＡｆ、）アクセスした場合には、第２のバス制御部６
は、データ・バッファ制御部８のコントロール・フラグ
をみて使用不可能なデータ・バッファへのアクセスであ
ることを知る。これにより第２のバス制御部６は、その
入出力装置の番号を送出するとともに、スタック制御部
１１にスタック７をバイパスするようにセレクタ１２を
制御させることにより、その入出力装置の番号を、スタ
ック７に登録することなしに。
スタック７の出力よシも優先させて第１のバス制御の対
象とさせる。
象とさせる。
以上の説明から明らかなように、本発明によれば、バス
変換装置において、データ転送の状況によシ、スタック
をバイパスして主記憶装置との間のデータ転送を優先的
に処理し得るようにしたので、複数の入出力装置との間
のデータ転送に使う第２のバスの転送能力を低下させな
いようにすることができる。
変換装置において、データ転送の状況によシ、スタック
をバイパスして主記憶装置との間のデータ転送を優先的
に処理し得るようにしたので、複数の入出力装置との間
のデータ転送に使う第２のバスの転送能力を低下させな
いようにすることができる。
第１図はデータ処理システムの構成を示す図。
第２図はデータ・バッファの構成を説明する図。
第３図はバス変換装置の構成を示す図、第４図は本発明
の１実施例構成を示す図である。 ｌ・・・中央処理装置、２・・・主記憶装置、３・・・
チャネル装置、４−０ないし４− ｎ・・・入出力装置
、５・・・第１のバス制御部、６・・・第２のノくス制
御部、７・・・スタック、８・・・データ・ノ（ソファ
制御部、９・・・データ・バッファ、１０と１２・・・
セレクタ、１１・・・スタック制御部、ＢＣ・・・）（
ス変換装置。 特許出願人 富士通株式会社（外１名）代理人弁理士
京 谷 四 部 實 １ ＋Ｂ
の１実施例構成を示す図である。 ｌ・・・中央処理装置、２・・・主記憶装置、３・・・
チャネル装置、４−０ないし４− ｎ・・・入出力装置
、５・・・第１のバス制御部、６・・・第２のノくス制
御部、７・・・スタック、８・・・データ・ノ（ソファ
制御部、９・・・データ・バッファ、１０と１２・・・
セレクタ、１１・・・スタック制御部、ＢＣ・・・）（
ス変換装置。 特許出願人 富士通株式会社（外１名）代理人弁理士
京 谷 四 部 實 １ ＋Ｂ
Claims (1)
- 【特許請求の範囲】 主記憶装置との間でのデータ転送に使用する第１のバス
及び複数の入出力装置との間でのデータ転送に使用する
第２のバスに接続され、複数の入出力装置の夫々に対応
して上記第１のバスのデータ転送単位の大きさの２つの
バッファを有するデータ・バッファ、データ・バッファ
制御部、第１のバス制御部、第２のバス制御部、該第２
のバス制御部から送出される入出力装置の番号のデータ
転送要求を登録するスタック、及びスタック制御部を具
備するバス変換装置において、上記スタックをバイパス
して上記第２のバス制御部から送出される入出力装置の
番号を上記第１のバス制御部へ供給するバイパス手段を
設けると共に、上記スタック制御部は、上記第２のバス
制御部を通して。 成る入出力装置が上記データ・バッファの一方のバッフ
ァをアクセスしている間に他方のノくツファに対するデ
ータ転送要求をスタック７に登録できず、次に上記一方
のバッファをアクセスした場合には上記第２のバス制御
部の指示により該第２のバス制御部から送出された入出
力装置の番号を上記第１のバス制御部に供給するように
上記ノくイノ（ス手段を制御し、上記第１のバス制御部
は、上記第１のバスで処理中のデータ転送が終了した後
に上記スタックから出力される番号に優先して上記バイ
パス手段により上記スタックをバイパスして供給された
番号に対して次のデータ転送を行うよつ［構成されたこ
とを特徴とするデータ転送要求スタックのバイパス制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17562983A JPS6084657A (ja) | 1983-09-21 | 1983-09-21 | デ−タ転送要求スタックのバイパス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17562983A JPS6084657A (ja) | 1983-09-21 | 1983-09-21 | デ−タ転送要求スタックのバイパス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6084657A true JPS6084657A (ja) | 1985-05-14 |
| JPS6248262B2 JPS6248262B2 (ja) | 1987-10-13 |
Family
ID=15999419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17562983A Granted JPS6084657A (ja) | 1983-09-21 | 1983-09-21 | デ−タ転送要求スタックのバイパス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084657A (ja) |
-
1983
- 1983-09-21 JP JP17562983A patent/JPS6084657A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248262B2 (ja) | 1987-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60160463A (ja) | プロセツサシステム | |
| EP0085048A4 (en) | DEVICE AND METHOD FOR EXTENDED ADDRESSING FOR DIRECT STORAGE ARRANGEMENTS. | |
| CA2478570A1 (en) | Data processing apparatus and system and method for controlling memory access | |
| EP0479702A2 (en) | System for transferring data between buses, using direct memory access devices | |
| US5265228A (en) | Apparatus for transfer of data units between buses | |
| JPS6084657A (ja) | デ−タ転送要求スタックのバイパス制御方式 | |
| US6289403B1 (en) | Method and arrangement for controlling a data transmission | |
| JPS58168129A (ja) | バス結合方式 | |
| JPH01125644A (ja) | データ転送装置 | |
| US5113513A (en) | Apparatus and method for loading a program in an external storage device connected to one bus into a memory connected to a different bus | |
| JPS5896363A (ja) | デ−タ転送制御方式 | |
| JPH05158859A (ja) | 情報処理装置 | |
| JPS6368957A (ja) | 情報処理装置におけるデ−タ転送方式 | |
| JP3293838B2 (ja) | データ転送方式 | |
| US20050071576A1 (en) | Data processing apparatus and system and method for controlling memory access | |
| JPH01142962A (ja) | データ転送制御方式 | |
| JPS6084655A (ja) | 情報転送制御の優先処理方式 | |
| JPH03156551A (ja) | Ｄｍａコントローラ装置 | |
| JPH10341257A (ja) | パケット処理装置 | |
| JPS6248261B2 (ja) | ||
| JPS6383854A (ja) | デ−タ転送回路 | |
| JPH02201559A (ja) | 階層化メモリ制御装置 | |
| JPH04346150A (ja) | データ転送処理システム | |
| JPS648501B2 (ja) | ||
| JPH01111252A (ja) | データ転送制御方式 |