JPS6084825A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6084825A JPS6084825A JP58192109A JP19210983A JPS6084825A JP S6084825 A JPS6084825 A JP S6084825A JP 58192109 A JP58192109 A JP 58192109A JP 19210983 A JP19210983 A JP 19210983A JP S6084825 A JPS6084825 A JP S6084825A
- Authority
- JP
- Japan
- Prior art keywords
- heat treatment
- semiconductor device
- manufacturing
- annealing
- amorphous layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/90—Thermal treatments, e.g. annealing or sintering
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関する。特に、０Ｍ
Ｏ８ＶＬＳＩの製造において有効である。
Ｏ８ＶＬＳＩの製造において有効である。
従来、半導体装置の製造において、シリコン基板へのイ
オン注入層のアニールは、９００℃以上の温度で行なわ
れるため、注入された不純物が再分布し拡散する。この
ためＭＯ８ＩＩＣＴのソース・ドレイン高濃度注入層に
おいては、ソース・ドレイン間のパンチスルーの原因と
なＪ、ＭＯＳ・ＦＩＩｆＴの微細化を困ｓｌＣしている
。特に、ＣＭＯ８ＬＳＩの製造においては、従来Ｐチャ
ンネル領域にＢ、Ｎチャンネル領域に八８を注入し、ソ
ース・ドレインを形成したため、Ｂが活性化するために
必要な熱処理が高温を必要とすること、及び１い原子の
Ａ８注入により生じた欠陥の除去のために高温の熱処理
を必要とすることから１０００℃程度の温度で約３０分
熱処理するアニール条件が用いられている。Ｂは拡散係
数が大きく、１ｏｏｏ℃３０分の熱処理では、注入分布
の再分布による拡散が０．３μｍ程度もあ５、ｐチャン
ネルＭＯ８ＦＢＴの微細化不可能となル、ＣＭＯＢＬＳ
Ｉの高集積化を困難にしている。
オン注入層のアニールは、９００℃以上の温度で行なわ
れるため、注入された不純物が再分布し拡散する。この
ためＭＯ８ＩＩＣＴのソース・ドレイン高濃度注入層に
おいては、ソース・ドレイン間のパンチスルーの原因と
なＪ、ＭＯＳ・ＦＩＩｆＴの微細化を困ｓｌＣしている
。特に、ＣＭＯ８ＬＳＩの製造においては、従来Ｐチャ
ンネル領域にＢ、Ｎチャンネル領域に八８を注入し、ソ
ース・ドレインを形成したため、Ｂが活性化するために
必要な熱処理が高温を必要とすること、及び１い原子の
Ａ８注入により生じた欠陥の除去のために高温の熱処理
を必要とすることから１０００℃程度の温度で約３０分
熱処理するアニール条件が用いられている。Ｂは拡散係
数が大きく、１ｏｏｏ℃３０分の熱処理では、注入分布
の再分布による拡散が０．３μｍ程度もあ５、ｐチャン
ネルＭＯ８ＦＢＴの微細化不可能となル、ＣＭＯＢＬＳ
Ｉの高集積化を困難にしている。
本発明は、かかる従来の欠点を除去し、注入不純物イオ
ンの再分布が小さく、活性化が大きく、接合リークの小
さい、電気炉を用いたアニール技術を提供しＣＭｏ８
ＬＳＩの高集積化を可能にする仁とを目的とする。本発
明は、７００℃から８００℃の低温で熱処理するζ七を
特徴とし、ＣＭ（ＪＳ ＬＳＩの製造においては、Ｐチ
ャンネルソース・ドレイン領域にＢＦ２′ｔ−注入しア
モルファス層を形成すること及びＮチャンネル ソース
ドレイン領域に１′を注入しアモルファス層を形成する
仁とを特徴とする。
ンの再分布が小さく、活性化が大きく、接合リークの小
さい、電気炉を用いたアニール技術を提供しＣＭｏ８
ＬＳＩの高集積化を可能にする仁とを目的とする。本発
明は、７００℃から８００℃の低温で熱処理するζ七を
特徴とし、ＣＭ（ＪＳ ＬＳＩの製造においては、Ｐチ
ャンネルソース・ドレイン領域にＢＦ２′ｔ−注入しア
モルファス層を形成すること及びＮチャンネル ソース
ドレイン領域に１′を注入しアモルファス層を形成する
仁とを特徴とする。
以下、実施例を用いて説明する。表１は、木兄１ｉＫよ
る０ＭＯ８ＬＳＩ製造プロセスの一例の７０−・チャー
トである。Ｓｉ基板上のゲート電極を形成後、ゲート電
極自己整合イオン注入により、Ｐチャンネル領域にはＢ
Ｆ２． Ｎチャンネル領域にはＰを選択的に注入しアモ
ルファス層を形成する。ＢＦ２またはやイオン注入によ
ｐ形成された０、２μｍ程度の浅いアモルファス層は、
７００℃で約３０分、８００℃で約１秒の熱処理によシ
再結晶化することができる。また、”’２とＰの場合、
活性化及びリーク電流の低減は、アモルファス層の再結
晶化と同時に行なわれるため、７００℃から８００℃の
熱処理によシ良好な接合が形成できる。しかも、８００
℃以下の熱処理では、Ｐ及びＢの拡散も小さく、再分布
による拡散が無視できＭＯＥＩ Ｆｌ！ＩＴ（Ｄ微細化
が可能になる。第１図には、本発明の熱処理の一例とし
て７５０℃２分の電気炉アニールのウェーハ温度プロフ
ァイルを示す、霜、気炉内は中に示すように、７５０℃
に保たれている。ウェーハは、（■）に示すように７５
０℃２分の熱処理が行なわれるが、（１１）と（ＩＶ）
に示すようにウェーハの出し入れにそれぞれ１０分の時
間を費やしている。これは、ウェーハを縦に立てて電気
炉内に出し入れする時、急激なウェーハの温度変化が生
じると、ウェーハにスリップ・ラインが生じたｐ、ウェ
ーハがそり７１）するため、ウェーハの昇降温をゆるや
かにするためである。約１０公租度で電気炉に出し入れ
したウェーハにスリップ・ラインやそルは生じない。表
１に示した。
る０ＭＯ８ＬＳＩ製造プロセスの一例の７０−・チャー
トである。Ｓｉ基板上のゲート電極を形成後、ゲート電
極自己整合イオン注入により、Ｐチャンネル領域にはＢ
Ｆ２． Ｎチャンネル領域にはＰを選択的に注入しアモ
ルファス層を形成する。ＢＦ２またはやイオン注入によ
ｐ形成された０、２μｍ程度の浅いアモルファス層は、
７００℃で約３０分、８００℃で約１秒の熱処理によシ
再結晶化することができる。また、”’２とＰの場合、
活性化及びリーク電流の低減は、アモルファス層の再結
晶化と同時に行なわれるため、７００℃から８００℃の
熱処理によシ良好な接合が形成できる。しかも、８００
℃以下の熱処理では、Ｐ及びＢの拡散も小さく、再分布
による拡散が無視できＭＯＥＩ Ｆｌ！ＩＴ（Ｄ微細化
が可能になる。第１図には、本発明の熱処理の一例とし
て７５０℃２分の電気炉アニールのウェーハ温度プロフ
ァイルを示す、霜、気炉内は中に示すように、７５０℃
に保たれている。ウェーハは、（■）に示すように７５
０℃２分の熱処理が行なわれるが、（１１）と（ＩＶ）
に示すようにウェーハの出し入れにそれぞれ１０分の時
間を費やしている。これは、ウェーハを縦に立てて電気
炉内に出し入れする時、急激なウェーハの温度変化が生
じると、ウェーハにスリップ・ラインが生じたｐ、ウェ
ーハがそり７１）するため、ウェーハの昇降温をゆるや
かにするためである。約１０公租度で電気炉に出し入れ
したウェーハにスリップ・ラインやそルは生じない。表
１に示した。
ＣＭＯＢ ＬＳＩの製造においては、Ｂ１１′２シよび
Ｐイオン注入アモルファス層のアニールｔ＝ｔ、層間絶
縁膜を、例えば、７７５℃の高温低圧ｓｈｏ、蓄ｆｊｔ
を行なうことにより、アニールと層間絶縁膜形成を同時
に行なうことができる。また酸素雰囲気中で熱処理すれ
ば、ゲート電極の薄い酸化膜形成とＢＰ、イオン注入ア
モルファス層とＰイオン注入うことできる。従って、従
来必要とした、Ｂ及びへ８注入層に必要な高温アニール
（例えば１０００℃、３０分）を省略することができる
。
Ｐイオン注入アモルファス層のアニールｔ＝ｔ、層間絶
縁膜を、例えば、７７５℃の高温低圧ｓｈｏ、蓄ｆｊｔ
を行なうことにより、アニールと層間絶縁膜形成を同時
に行なうことができる。また酸素雰囲気中で熱処理すれ
ば、ゲート電極の薄い酸化膜形成とＢＰ、イオン注入ア
モルファス層とＰイオン注入うことできる。従って、従
来必要とした、Ｂ及びへ８注入層に必要な高温アニール
（例えば１０００℃、３０分）を省略することができる
。
以上、説明したように、本発明による半導体装置のト造
方法を用いれば、ＭＯＢ ’ＰＥＴのソース・ドレイン
不純物の拡散が小さく、低シート抵抗で接合リークの夕
ない浅い接合の形成が可能になＪ）、０ＭＯ８ＬＳＩの
製造に適用することによシ、ＣＭＯ８ＬＳＩの高集積化
が可能になる。
方法を用いれば、ＭＯＢ ’ＰＥＴのソース・ドレイン
不純物の拡散が小さく、低シート抵抗で接合リークの夕
ない浅い接合の形成が可能になＪ）、０ＭＯ８ＬＳＩの
製造に適用することによシ、ＣＭＯ８ＬＳＩの高集積化
が可能になる。
表 １
【図面の簡単な説明】
第１図二本発明による熱処理の昇降温温度プロファイル
（１）：電気炉内の温度（ＩＩ）・（ｌｉｔ）・（■）
：ウエーハの温度プロファイル 表に本発明によるＣＭＯＢ ＶＬＢ工の製造プロセス・
フロー・チャート。 以 上 出願人 株式会社諏訪精工舎
：ウエーハの温度プロファイル 表に本発明によるＣＭＯＢ ＶＬＢ工の製造プロセス・
フロー・チャート。 以 上 出願人 株式会社諏訪精工舎
Claims (1)
- 【特許請求の範囲】 １１１高濃イオン注入層のアイソ・サーマル熱処理にお
いて、７００℃から８００℃の温度でアニールすること
を特徴とする半導体装置の製造方法。 【２】電気炉を用いて加分以内のアニールを行なうこと
を特徴とする特許請求の範囲第一項記載の半導体装置の
製造方法。 １３１ ＣＭ （Ｉ Ｂ Ｖ Ｌ Ｓ工の製造において
Ｐチャンネルトランジスタ・ソース・ドレイン領域には
ＢＦ を５Ｑ Ｋ、Ｖ以内の加速エネルギーで１ ｘ
Ｉｏ” −。 ａ胃 以上のドーズ１を注入しアモルファスｉｔ−形成し、Ｒ
チャンネル・トランジスタ・ソース拳ドレイン領域には
Ｐを４０ＫｇＶ以内の加速エネルギーで、ｌＸ ｔｔｑ
、以上のドープ景を注入しアモルファス層を形成後、７
００℃から８００℃の温度でアニールすることを特徴と
する特許請求の範囲あ一項記載の半導体装置の製造方法
。 （４）無理低圧によル層間絶縁ｓｉｏ、膜を蓄積すると
同時に高濃度イオン注入層のアニールを行なうことを特
徴とする特許請求の範囲第−項記厚の半導体装置の製造
方法。 （５）酸素雰囲気中で熱処理することを特徴とする特Ｉ
ｖｌ′請求の範囲第一項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192109A JPS6084825A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192109A JPS6084825A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084825A true JPS6084825A (ja) | 1985-05-14 |
Family
ID=16285807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192109A Pending JPS6084825A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084825A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0480178A3 (en) * | 1990-09-07 | 1992-11-19 | Canon Kabushiki Kaisha | Process for preparing semiconductor device |
-
1983
- 1983-10-14 JP JP58192109A patent/JPS6084825A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0480178A3 (en) * | 1990-09-07 | 1992-11-19 | Canon Kabushiki Kaisha | Process for preparing semiconductor device |
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