JPS6084863A - Ｃ−ｍｏｓ半導体集積回路装置 - Google Patents

Ｃ−ｍｏｓ半導体集積回路装置

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Publication number
JPS6084863A
JPS6084863A JP58192111A JP19211183A JPS6084863A JP S6084863 A JPS6084863 A JP S6084863A JP 58192111 A JP58192111 A JP 58192111A JP 19211183 A JP19211183 A JP 19211183A JP S6084863 A JPS6084863 A JP S6084863A
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JP
Japan
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well
channel
well region
diffusion
integrated circuit
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Pending
Application number
JP58192111A
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English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
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Publication of JPS6084863A publication Critical patent/JPS6084863A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はｓ７基板上にｎチャネルＭＯ８ＦＥＴとｐチャ
ネルＭＯｓ　１１′１１８Ｔｔ−作成する場合のウェル
構造に関する。
従来、ＣＭＯＳ　ＦＦ１Ｔのウェル構造は、第１図に示
す如き断面構造となっていた。すなわち、Ｓｉ基板ｌの
表面から不純物拡散で形成されたｐ−ウェル領域２．ｎ
−ウェル領域３がほぼ同じ深さで形成され、各ウェル表
面にソース及びドレインとなるｎ型拡散層４ｚ５ａ’ｌ
’型拡散屑６，７、ゲート酸化膜８，９．ゲート電極１
（１、１１及びフィールド酸化膜１２等が形成され、ｎ
チャネルＭＯ８ＦＥＴとｐチャネルＭＯ８ＦＥＴが形成
されて成る。
しかし、上記従来技術によると、例えばｎチャネルＭＯ
８ＦＥＴの加工寸法’ｋｌ〜２μｍ、ｐｆヤネｋＭＯＢ
　ＦＥＴの加工寸法を０．１〜０．５μｍとして形成す
る場合、ｎ−ウェル領域の寸法が大きくなｐ集租度の向
上につながらないという欠点がある。
本発明は、かかる従来技術の欠点をなくシ、０ＭＯ８Ｆ
ＩＴに、一方のチャネルのＭＯＳ１“ＢＴの加工寸法を
小とする時に一層高集積化が可能なウェル構造を提供す
ることを目的とする。
上記目的を達成するだめの本発明の基本的な構成は、Ｍ
ＯＥＩ型半導体装置に於て、ＳＺ基板表面からｐ−ウェ
ル、ｎ−ウェルの２つの異なる導電型の拡散層によるウ
ェル形成を行ない、いずれか一方のウェル領域が他のウ
ェル領域の拡散深さのμ以下となし、各ウェル表面にｎ
チャネルＭＯ８ＦＥｉＴとｐチャネルＭＯ８ＦＥＴ’（
ｉ−形成することを特徴とする。
以下、実施例により本発明を詳述する。
第２図は本発明の一実施例を示すＣ−ＭＯＳＦＥＴの断
面図である。すなわち、ｓ６基板２１の表面から不純物
拡散で形成されたｐ−ウェル領域２２、ｎウェル領ｖ、
２３がｎウェル領域ｎの拡散深さがｐウェル領域２２の
拡散深さより捧以下の深さで形成され、各ウェル表面に
ソース及びドレインとなるｎ拡散層冴、２！５．ｐ型拡
散層２６　、２７　、ゲート酸化ｉ２８，２９．ゲート
電極３１Ｊ　、　３１及びフィールド酸化膜３２等が形
成され、ｎチャネルＭＯ８ＦＦＥＴとｐチャネルＭＯ８
ＦＥＴが形成されて成る。
上記の如く、ｐ−ウェルとｎ−ウェルの拡散深さを変え
ることによ）、例えばｎチャネルＭ（ＩＳＰＥＴの加工
寸法が１〜２μｍ、ｐチャネルＭＯＥｌｌ’　ＩＰＥＴ
の加工寸法が０．１〜０．５μｍで構成されると、ｐ−
ウェルの拡散深さに対し、ｎウェルの拡散深さはＡ以下
で済み、このように一方のウェルの拡散深さが小さくで
きると、ウェル領域の横方向への拡散の延びも小さくな
一す、結果として、ＣＭＯＳ　ＩＣの集積度の向上が計
れる効呆がある。
【図面の簡単な説明】
第１図は従来技術によるＣ　−Ｍ　（＋　Ｓ　Ｆ　Ｅ　
Ｔの断面図、第２図は本発明の一実施例を示すＣ−ＭＯ
Ｓ　ＦＦ１Ｔの断面図である。 ｌ、２１・・ｓｚ基板　２．２２−＠ｐ−ウェル領域　
３，２３１１・ｎ−ウェル領域　４，５，２４，２．５
・・η型拡散層　６１７　、２６　、２７・・ｐ型拡散
層８．９，２８，２９・・ゲート酸化膜　ＩＩＩ　＋　
１１　＋　３０＃３１・・ゲート電極　１２　、３２・
・フィールド酸化膜以　上 出願人　株式会社藏訪精工舎

Claims (1)

    【特許請求の範囲】
  1. １．８ｊ基板表面からＰ−ウェル、Ｎ−ウェルの２つの
    異なる導電型の拡散層によるウェル形成を行ない、いず
    れか一方のウェル領域が他のウェル領域の拡散深さの捧
    以下となし、各ウェル表面にｎチャネル、ＭＯ１３７Ｆ
    ｆＴとｐチャネルＭ　Ｏ８７ＢｊＴｉ形成することを特
    徴とするＭＯ１Ｅ型半導体装置。 ２、ｎ−ウェル領域の拡散深さがｐ−ウェル領域の拡散
    深さのＡ以下となる仁とを特徴とする特Ｗ１・請求の範
    囲第１項記載のＭＯＥＩ型半導体装置。
JP58192111A 1983-10-14 1983-10-14 Ｃ−ｍｏｓ半導体集積回路装置 Pending JPS6084863A (ja)

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JPS6084863A true JPS6084863A (ja) 1985-05-14

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ID=16285841

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JP58192111A Pending JPS6084863A (ja) 1983-10-14 1983-10-14 Ｃ−ｍｏｓ半導体集積回路装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9297457B2 (en) 2013-01-29 2016-03-29 Eagle Industry Co., Ltd. Sealing device

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* Cited by examiner, † Cited by third party
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US9297457B2 (en) 2013-01-29 2016-03-29 Eagle Industry Co., Ltd. Sealing device

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