JPS6086854A - 突起電極形成用基板及びその製造方法 - Google Patents
突起電極形成用基板及びその製造方法Info
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- JPS6086854A JPS6086854A JP58195643A JP19564383A JPS6086854A JP S6086854 A JPS6086854 A JP S6086854A JP 58195643 A JP58195643 A JP 58195643A JP 19564383 A JP19564383 A JP 19564383A JP S6086854 A JPS6086854 A JP S6086854A
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- JP
- Japan
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- forming
- substrate
- insulating layer
- electrode
- layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、フィルムキャリアを用いた半導体素子の実装
法において、フィルムキャリアのリード先端部に予め、
突起電極を接合形成するための突起電極形成用基板及び
その製造方法に関するものである。
法において、フィルムキャリアのリード先端部に予め、
突起電極を接合形成するための突起電極形成用基板及び
その製造方法に関するものである。
従来例の構成とそのＰＵＭＭ、／。
従来、フィルムキャリアを用いる半導体素子の実装にお
いては、半導体素子の電極上に突起電極を形成しておく
必要があった。第１図に半導体素子上に形成した突起電
極の構造を示した。図において１は半導体素子、２は酸
化膜、３はＡ７等による配線層、４は保護膜、６は金属
膜、６はＡｕ等のメッキ層である。以上の構成による半
導体素子１上の突起電極に、フィルムキャリアのリード
先端部がボンディングされる。フィルムキャリアを用い
た実装方法では、通常数十ピン以上の電極の一括ボンデ
ィングが可能であシ、ワイヤボンディングに比べ極めて
高速のボンディングができる。
いては、半導体素子の電極上に突起電極を形成しておく
必要があった。第１図に半導体素子上に形成した突起電
極の構造を示した。図において１は半導体素子、２は酸
化膜、３はＡ７等による配線層、４は保護膜、６は金属
膜、６はＡｕ等のメッキ層である。以上の構成による半
導体素子１上の突起電極に、フィルムキャリアのリード
先端部がボンディングされる。フィルムキャリアを用い
た実装方法では、通常数十ピン以上の電極の一括ボンデ
ィングが可能であシ、ワイヤボンディングに比べ極めて
高速のボンディングができる。
しかしながらフィルムキャリア実装方法においては、前
述したように、半導体素子上への突起電極形成が必要で
あり、このため ■ 突起電極形成に長時間のプロセスを必要とする。
述したように、半導体素子上への突起電極形成が必要で
あり、このため ■ 突起電極形成に長時間のプロセスを必要とする。
■ 突起電極形成中に半導体素子の機能が低下したり破
壊されたシして歩留りが低下することがある。
壊されたシして歩留りが低下することがある。
■ ■、■によシ半導体素子のコストが高くなる。
等の問題点があった。
以上のフィルムキャリア実装方法の問題点を改善する手
段として、第２図ａ−ｅに示した方法が提案されている
。この方法を第２図を用いて説明すると、まず第２図ａ
に示すように絶縁性材料よりなる基板７の一面に単層あ
るいは複数層よりなる導電層８を蒸着法あるいは厚膜印
刷等の手段によシ形成する。次に、第２図すに示すよう
に絶縁性樹脂あるいは酸化膜等により導電層８の表面を
覆った後、選択エツチングによ９部分的に窓９を開孔し
た絶縁マスク１０を形成する。次いで、この基板７の導
電層８を陰極として電気メッキすることにより、開孔さ
れた窓９に第２図Ｃに示したごとく突起電極１１が形成
される。次いで、第２図ｄに示すごとく、絶縁フィルム
１２の表面に配設された電極リード１３の先端部を前記
突起電極１１の上に位置合せした後、ボンディングツー
ル１４を用いて熱圧着することにより、第２図ｅに示し
たように、前記電極リード１３に突起電極１１が接合さ
れ、窓部９の導電層８より剥離する。この場合、電極リ
ード１３と突起電極１１の接合は、通常、電極リード１
３が表面をＳｎメッキした銅（Ｃｕ）箔、突起電極１１
がＡｕにょシ形成されているため、Ａｕ−８ｎ゛共晶に
よりなされる。以下、前述の方法を「転写バンプ」と呼
ぶ。
段として、第２図ａ−ｅに示した方法が提案されている
。この方法を第２図を用いて説明すると、まず第２図ａ
に示すように絶縁性材料よりなる基板７の一面に単層あ
るいは複数層よりなる導電層８を蒸着法あるいは厚膜印
刷等の手段によシ形成する。次に、第２図すに示すよう
に絶縁性樹脂あるいは酸化膜等により導電層８の表面を
覆った後、選択エツチングによ９部分的に窓９を開孔し
た絶縁マスク１０を形成する。次いで、この基板７の導
電層８を陰極として電気メッキすることにより、開孔さ
れた窓９に第２図Ｃに示したごとく突起電極１１が形成
される。次いで、第２図ｄに示すごとく、絶縁フィルム
１２の表面に配設された電極リード１３の先端部を前記
突起電極１１の上に位置合せした後、ボンディングツー
ル１４を用いて熱圧着することにより、第２図ｅに示し
たように、前記電極リード１３に突起電極１１が接合さ
れ、窓部９の導電層８より剥離する。この場合、電極リ
ード１３と突起電極１１の接合は、通常、電極リード１
３が表面をＳｎメッキした銅（Ｃｕ）箔、突起電極１１
がＡｕにょシ形成されているため、Ａｕ−８ｎ゛共晶に
よりなされる。以下、前述の方法を「転写バンプ」と呼
ぶ。
以上のプロセスで電極リード１３の先端に突起電極１１
で接合した後、半導体素子上の電極部（通常Ａ／ ）に
、前記転写された突起電極１１をボンディングし接合す
る。この時の接合にＡｕ−Ａｌの熱圧着でなされる。
で接合した後、半導体素子上の電極部（通常Ａ／ ）に
、前記転写された突起電極１１をボンディングし接合す
る。この時の接合にＡｕ−Ａｌの熱圧着でなされる。
以上記述した「転写バンプ」を用いたフィルムキャリア
実装方法は、従来の半導体素子の電極部に突起電極を形
成する方法の問題点を改善する上で極めて優れたもので
ある。しかしながら、この方法においても、次のような
問題点を残している。
実装方法は、従来の半導体素子の電極部に突起電極を形
成する方法の問題点を改善する上で極めて優れたもので
ある。しかしながら、この方法においても、次のような
問題点を残している。
第１に、基板７内に形成された突起電極１１をフィルム
キャリアの電極リード１３に転写する際に、となシ合っ
た突起電極１１を傷つける、すなわち剥離する危険性が
ある。第２に、半導体素子の電極に転写した突起電極１
１をボンディングした際に、半導体素子の端部と電極リ
ード１３が接触し、ショートする、いわゆるエツジタッ
チが発生することがある。
キャリアの電極リード１３に転写する際に、となシ合っ
た突起電極１１を傷つける、すなわち剥離する危険性が
ある。第２に、半導体素子の電極に転写した突起電極１
１をボンディングした際に、半導体素子の端部と電極リ
ード１３が接触し、ショートする、いわゆるエツジタッ
チが発生することがある。
発明の目的
本発明の目的は前述した従来例の問題点を改善すること
により、突起電極の転写時の不良をなくし信頼性のある
半導体素子の実装を可能にするだめの突起電極形成用基
板の構成を提供するものである。
により、突起電極の転写時の不良をなくし信頼性のある
半導体素子の実装を可能にするだめの突起電極形成用基
板の構成を提供するものである。
発明の構成
この目的を達成するために本発明は、少なくとも一生面
が導電性を有する基板上に絶縁層を形成し、この絶縁層
上に半導体素子の電極に対応した一群の開口部を多数組
形成するとともに、前記開口部の各組を囲んで、連続し
たあるいは一群のスペーサ層を形成することを特徴とす
るものである。
が導電性を有する基板上に絶縁層を形成し、この絶縁層
上に半導体素子の電極に対応した一群の開口部を多数組
形成するとともに、前記開口部の各組を囲んで、連続し
たあるいは一群のスペーサ層を形成することを特徴とす
るものである。
実施例の説明
本発明の基板の構造及び製造法を図を用いて説明する。
第３図ａ−ｅは本発明の一実施例であり、まず第３図ａ
に示すように絶縁性材料、例えばガラス、セラミック等
よシなる基板７の一生面に単層あるいは複数層よシ成る
導電層８を蒸着法あるいは印刷等の塗布法により形成す
る。次に第３図すに示すように前記導電層８の表面に絶
縁層１０゜例えば樹脂、ガラス、あるいは酸化膜等を形
成した後第３図Ｃに示すごとく、前記絶縁層１ｏに７オ
トリン、及びエツチングを用いて部分的に窓９を開孔す
る。この窓９は、半導体素子の電極部に対応したパター
ン状に開孔される。次いで第３図ｄに示すように、隣接
する一素子分ごとの窓９の中間位置に、スペーサー層１
５を形成する。このスペーサー層１６は、第３図ｅに示
すようにメッキによシ形成される突起電極１２の厚みよ
りも、少なくとも１０μｍ以上厚く形成することが望ま
しい。本実施例においては１０μｍ〜１００μｍ程度と
した。スペーサー層１５の形成方法としては第３図に示
したようにメッキ用パターンを形成した後に、印刷法あ
るいは、フォトリソ法により形成することができる。ま
た、この窓９を形成した絶縁層１０及びスペーサ層１５
は、第４図ａ −ｄに示したように同一材料で形成する
ことも可能である。以上のプロセスが終了した後、第３
図ｅさるいは第４図ｄに示すように電気メツキ法にょシ
窓部９に突起電極１１を形成するものである。第５図は
完成した基板の上面図を示したものである。
に示すように絶縁性材料、例えばガラス、セラミック等
よシなる基板７の一生面に単層あるいは複数層よシ成る
導電層８を蒸着法あるいは印刷等の塗布法により形成す
る。次に第３図すに示すように前記導電層８の表面に絶
縁層１０゜例えば樹脂、ガラス、あるいは酸化膜等を形
成した後第３図Ｃに示すごとく、前記絶縁層１ｏに７オ
トリン、及びエツチングを用いて部分的に窓９を開孔す
る。この窓９は、半導体素子の電極部に対応したパター
ン状に開孔される。次いで第３図ｄに示すように、隣接
する一素子分ごとの窓９の中間位置に、スペーサー層１
５を形成する。このスペーサー層１６は、第３図ｅに示
すようにメッキによシ形成される突起電極１２の厚みよ
りも、少なくとも１０μｍ以上厚く形成することが望ま
しい。本実施例においては１０μｍ〜１００μｍ程度と
した。スペーサー層１５の形成方法としては第３図に示
したようにメッキ用パターンを形成した後に、印刷法あ
るいは、フォトリソ法により形成することができる。ま
た、この窓９を形成した絶縁層１０及びスペーサ層１５
は、第４図ａ −ｄに示したように同一材料で形成する
ことも可能である。以上のプロセスが終了した後、第３
図ｅさるいは第４図ｄに示すように電気メツキ法にょシ
窓部９に突起電極１１を形成するものである。第５図は
完成した基板の上面図を示したものである。
以上記述した方法により作製した突起電極形成用基板を
用いてフィルムキャリアのリード先端に突起電極を接合
する、いわゆる「転写パップ」法を第６図ａ−ｃで説明
する。
用いてフィルムキャリアのリード先端に突起電極を接合
する、いわゆる「転写パップ」法を第６図ａ−ｃで説明
する。
まず、第６図ａに示すように基板７のスペーサー層１５
上にフィルムキャリアのリード部１３が乗るように設置
した後、リード部の先端と突起電極１１とを位置合せす
る。次に第６図すに示すごとく、ボンディングツール１
４により加圧、及び加熱することによシ、第６図Ｃに示
すようにリード先端に突起電極１１が接合され、基板の
窓９よシ剥離する。この時、スペーサー層１６とボンデ
ィングツール１４とで電極リード１３が圧接されること
により電極リード１３のフォーミンクができるものであ
る。
上にフィルムキャリアのリード部１３が乗るように設置
した後、リード部の先端と突起電極１１とを位置合せす
る。次に第６図すに示すごとく、ボンディングツール１
４により加圧、及び加熱することによシ、第６図Ｃに示
すようにリード先端に突起電極１１が接合され、基板の
窓９よシ剥離する。この時、スペーサー層１６とボンデ
ィングツール１４とで電極リード１３が圧接されること
により電極リード１３のフォーミンクができるものであ
る。
発明の効果
以上のように本発明による突起電極形成用基板を用いる
ことによりフィルムキャリアのリード部への突起電極の
接合と同時にリードフォーミングが可能となり、シたが
ってこの接合された突起電極を更に半導体素子の電極に
接合する際に問題となるエツジタッチを防止することが
できるものである。又、各々の突起電極パターンの間隙
がスペーサー層により分離されているため、隣接した突
起電極をフィルムキャリアにより傷つけたり、余分に接
合されたシすることのないスムーズなボンディングが可
能となった。
ことによりフィルムキャリアのリード部への突起電極の
接合と同時にリードフォーミングが可能となり、シたが
ってこの接合された突起電極を更に半導体素子の電極に
接合する際に問題となるエツジタッチを防止することが
できるものである。又、各々の突起電極パターンの間隙
がスペーサー層により分離されているため、隣接した突
起電極をフィルムキャリアにより傷つけたり、余分に接
合されたシすることのないスムーズなボンディングが可
能となった。
第１図は従来のフィルムキャリア実装における突起電極
の断面図、第２図ａ−’−ｅは従来の突起電極形成用基
板の製造方法及び突起電極の転写状態を示した断面図、
第３図ａ−ｅは本発明の製造方法を示す工程断面図、第
４図ａ−ｄは本発明の他は本発明の基板を用いた転写状
態を示した断面図である。 ７・・・・・・基板、８・・・・・・導電層、９・・・
・・・窓、１０・・・・・・絶縁層、１１・・・・・・
突起電極、１２・・・・・・絶縁フィルム、１３・・・
・・・電極リー）”、１５・・・・・・スペーサー層Ｏ 代理人の氏名 弁理士 中 尾 敏 男 ｔｔ１名第
ｌ ＦＲ 第３図 ＩＪ ４ 図 唖 ｃｏ ６ ｍ ｍ
の断面図、第２図ａ−’−ｅは従来の突起電極形成用基
板の製造方法及び突起電極の転写状態を示した断面図、
第３図ａ−ｅは本発明の製造方法を示す工程断面図、第
４図ａ−ｄは本発明の他は本発明の基板を用いた転写状
態を示した断面図である。 ７・・・・・・基板、８・・・・・・導電層、９・・・
・・・窓、１０・・・・・・絶縁層、１１・・・・・・
突起電極、１２・・・・・・絶縁フィルム、１３・・・
・・・電極リー）”、１５・・・・・・スペーサー層Ｏ 代理人の氏名 弁理士 中 尾 敏 男 ｔｔ１名第
ｌ ＦＲ 第３図 ＩＪ ４ 図 唖 ｃｏ ６ ｍ ｍ
Claims (1)
- 【特許請求の範囲】 （１）少なくとも一主面が導電性を有する基板上に絶縁
層を形成し、この絶縁層上に半導体素子の電極に対応し
た一群の開口部を多数組形成するとともに、前記開口部
の各組を囲んで、連続したあるいは一群のスペーサ層を
形成することを特徴とする突起電極形成用基板。 （功 メッキ用パターンが配列された絶縁層と、スペー
サー層とが異なった材料されたことを特徴とする特許請
求の範囲第１項記載の突起電極形成用基板。 （３）基板の一主面に導電層を形成する工程と、半導体
素子の電極に対応した突起電極を形成するためのメッキ
用パターンが配列された絶縁層を形成する工程と、隣接
したー素子分ごとの前記パターンの間隙に、少なくとも
前記突起電極の厚みよりも厚くなるようにスペーサー層
を形成する工程よシなることを特徴とする突起電極形成
用基板の製造方法。 （４） メッキ用パターンが配列された絶縁層と、スペ
ーサー層とが同一材料で構成されたことを特徴とする特
許請求の範囲第３項記載の突起電極形成用基板の製造方
法。 （５）メッキ形成される突起電極がＡｕ、あるいはＡｕ
合金よりなることを特徴とする特許請求の範囲第３項記
載の突起電極形成用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195643A JPS6086854A (ja) | 1983-10-19 | 1983-10-19 | 突起電極形成用基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195643A JPS6086854A (ja) | 1983-10-19 | 1983-10-19 | 突起電極形成用基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6086854A true JPS6086854A (ja) | 1985-05-16 |
| JPH031834B2 JPH031834B2 (ja) | 1991-01-11 |
Family
ID=16344579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195643A Granted JPS6086854A (ja) | 1983-10-19 | 1983-10-19 | 突起電極形成用基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0201916A3 (en) * | 1985-05-15 | 1988-08-24 | Matsushita Electric Industrial Co., Ltd. | Bonding method of semiconductor device |
-
1983
- 1983-10-19 JP JP58195643A patent/JPS6086854A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0201916A3 (en) * | 1985-05-15 | 1988-08-24 | Matsushita Electric Industrial Co., Ltd. | Bonding method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH031834B2 (ja) | 1991-01-11 |
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