JPH031834B2 - - Google Patents
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- Publication number
- JPH031834B2 JPH031834B2 JP58195643A JP19564383A JPH031834B2 JP H031834 B2 JPH031834 B2 JP H031834B2 JP 58195643 A JP58195643 A JP 58195643A JP 19564383 A JP19564383 A JP 19564383A JP H031834 B2 JPH031834 B2 JP H031834B2
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- JP
- Japan
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- forming
- substrate
- electrodes
- protruding
- layer
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、フイルムキヤリアを用いた半導体素
子の実装法において、フイルムキヤリアのリード
先端部に予め、突起電極を接合形成するための突
起電極形成用基板及びその製造方法に関するもの
である。
子の実装法において、フイルムキヤリアのリード
先端部に予め、突起電極を接合形成するための突
起電極形成用基板及びその製造方法に関するもの
である。
従来例の構成とその問題点
従来、フイルムキヤリアを用いる半導体素子の
実装においては、半導体素子の電極上に突起電極
を形成しておく必要があつた。第１図に半導体素
子上に形成した突起電極の構造を示した。図にお
いて１は半導体素子、２は酸化膜、３はAl等に
よる配線層、４は保護膜、５は金属膜、６はAu
等のメツキ層である。以上の構成による半導体素
子１上の突起電極に、フイルムキヤリアのリード
先端部がボンデイングされる。フイルムキヤリア
を用いた実装方法では、通常数十ピン以上の電極
の一括ボンデイングが可能であり、ワイヤボンデ
イングに比べ極めて高速のボンデイングができ
る。しかしながらフイルムキヤリア実装方法にお
いては、前述したように、半導体素子上への突起
電極形成が必要であり、このため 突起電極形成に長時間のプロセスを必要とす
る。
実装においては、半導体素子の電極上に突起電極
を形成しておく必要があつた。第１図に半導体素
子上に形成した突起電極の構造を示した。図にお
いて１は半導体素子、２は酸化膜、３はAl等に
よる配線層、４は保護膜、５は金属膜、６はAu
等のメツキ層である。以上の構成による半導体素
子１上の突起電極に、フイルムキヤリアのリード
先端部がボンデイングされる。フイルムキヤリア
を用いた実装方法では、通常数十ピン以上の電極
の一括ボンデイングが可能であり、ワイヤボンデ
イングに比べ極めて高速のボンデイングができ
る。しかしながらフイルムキヤリア実装方法にお
いては、前述したように、半導体素子上への突起
電極形成が必要であり、このため 突起電極形成に長時間のプロセスを必要とす
る。
突起電極形成中に半導体素子の機能が低下し
たり破壊されたりして歩留りが低下することが
ある。
たり破壊されたりして歩留りが低下することが
ある。
、により半導体素子のコストが高くな
る。
る。
等の問題点があつた。
以上のフイルムキヤリア実装方法の問題点を改
善する手段として、第２図ａ〜ｅに示した方法が
提案されている。この方法を第２図を用いて説明
すると、まず第２図ａに示すように絶縁性材料よ
りなる基板７の一面に単層あるいは複数層よりな
る導電層８を蒸着法あるいは厚膜印刷等の手段に
より形成する。次に、第２図ｂに示すように絶縁
性樹脂あるいは酸化膜等により導電層８の表面を
覆つた後、選択エツチングにより部分的に窓９を
開孔した絶縁マスク１０を形成する。次いで、こ
の基板７の導電層８を陰極として電気メツキする
ことにより、開孔された窓９に第２図ｃに示した
ごとく突起電極１１が形成される。次いで、第２
図ｄに示すごとく、絶縁フイルム１２の表面に配
置された電極リード１３の先端部を前記突起電極
１１の上に位置合せした後、ボンデイングツール
１４を用いて熱圧着することにより、第２図ｅに
示したように、前記電極リード１３に突起電極１
１が接合され、窓部９の導電層８より剥離する。
この場合、電極リード１３と突起電極１１の接合
は、通常、電極リード１３が表面をSnメツキし
た銅（Cu）箔、突起電極１１がAuにより形成さ
れているため、Au−Sn共晶によりなされる。以
下、前途の方法を「転写バンプ」と呼ぶ。
善する手段として、第２図ａ〜ｅに示した方法が
提案されている。この方法を第２図を用いて説明
すると、まず第２図ａに示すように絶縁性材料よ
りなる基板７の一面に単層あるいは複数層よりな
る導電層８を蒸着法あるいは厚膜印刷等の手段に
より形成する。次に、第２図ｂに示すように絶縁
性樹脂あるいは酸化膜等により導電層８の表面を
覆つた後、選択エツチングにより部分的に窓９を
開孔した絶縁マスク１０を形成する。次いで、こ
の基板７の導電層８を陰極として電気メツキする
ことにより、開孔された窓９に第２図ｃに示した
ごとく突起電極１１が形成される。次いで、第２
図ｄに示すごとく、絶縁フイルム１２の表面に配
置された電極リード１３の先端部を前記突起電極
１１の上に位置合せした後、ボンデイングツール
１４を用いて熱圧着することにより、第２図ｅに
示したように、前記電極リード１３に突起電極１
１が接合され、窓部９の導電層８より剥離する。
この場合、電極リード１３と突起電極１１の接合
は、通常、電極リード１３が表面をSnメツキし
た銅（Cu）箔、突起電極１１がAuにより形成さ
れているため、Au−Sn共晶によりなされる。以
下、前途の方法を「転写バンプ」と呼ぶ。
以上のプロセスで電極リード１３の先端に突起
電極１１で接合した後、半導体素子上の電極部
（通常Al）に、前記転写された突起電極１１をボ
ンデイングし接合する。この時の接合にAu−Al
の熱圧着でなされる。
電極１１で接合した後、半導体素子上の電極部
（通常Al）に、前記転写された突起電極１１をボ
ンデイングし接合する。この時の接合にAu−Al
の熱圧着でなされる。
以上記述した「転写バンプ」を用いたフイルム
キヤリア実装方法は、従来の半導体素子の電極部
に突起電極を形成する方法の問題点を改善する上
で極めて優れたものである。しかしながら、この
方法においても、次のような問題点を残してい
る。
キヤリア実装方法は、従来の半導体素子の電極部
に突起電極を形成する方法の問題点を改善する上
で極めて優れたものである。しかしながら、この
方法においても、次のような問題点を残してい
る。
第１に、基板７内に形成された突起電極１１を
フイルムキヤリアの電極リード１３に転写する際
に、となり合つた突起電極１１を傷つける、すな
わち剥離する危険性がある。第２に、半導体素子
の電極に転写した突起電極１１をボンデイングし
た際に、半導体素子の端部と電極リード１３が接
触し、シヨートする、いわゆるエツジタツチが発
生することがある。
フイルムキヤリアの電極リード１３に転写する際
に、となり合つた突起電極１１を傷つける、すな
わち剥離する危険性がある。第２に、半導体素子
の電極に転写した突起電極１１をボンデイングし
た際に、半導体素子の端部と電極リード１３が接
触し、シヨートする、いわゆるエツジタツチが発
生することがある。
発明の目的
本発明の目的は前述した従来例の問題点を改善
することにより、突起電極の転写時の不良をなく
し信頼性のある半導体素子の実装を可能にするた
めの突起電極形成用基板の構成を提供するもので
ある。
することにより、突起電極の転写時の不良をなく
し信頼性のある半導体素子の実装を可能にするた
めの突起電極形成用基板の構成を提供するもので
ある。
発明の構成
この目的を達成するために本発明は、少なくと
も一主面が導電性を有する基板上に絶縁層を形成
し、この絶縁層上に半導体素子の電極に対応した
一群の開口部を多数組形成するとともに、前記開
口部の各組を囲んで、連続したあるいは一群のス
ペーサ層を形成することを特徴とするものであ
る。
も一主面が導電性を有する基板上に絶縁層を形成
し、この絶縁層上に半導体素子の電極に対応した
一群の開口部を多数組形成するとともに、前記開
口部の各組を囲んで、連続したあるいは一群のス
ペーサ層を形成することを特徴とするものであ
る。
実施例の説明
本発明の基板の構造及び製造法を図を用いて説
明する。第３図ａ〜ｅは本発明の一実施例であ
り、まず第３図ａに示すように絶縁性材料、例え
ばガラス、セラミツク等よりなる基板７の一主面
に単層あるいは複数層より成る導電層８を蒸着法
あるいは印刷等の塗布法により形成する。次に第
３図ｂに示すように前記導電層８の表面に絶縁層
１０、例えば樹脂、ガラス、あるいは酸化膜等を
形成した後第３図ｃに示すごとく、前記絶縁層１
０にフオトリソ、及びエツチングを用いて部分的
に窓９を開孔する。この窓９は、半導体素子の電
極部に対応したパターン状に開孔される。次いで
第３図ｄに示すように、隣接する一素子分ごとの
窓９の中間位置に、スペーサー層１５を形成す
る。このスペーサー層１５は、第３図ｅに示すよ
うにメツキにより形成される突起電極１２の厚み
よりも、少なくとも10μｍ以上厚く形成すること
が望ましい。本実施例においては10μｍ〜100μｍ
程度とした。スペーサー層１５の形成方法として
は第３図に示したようにメツキ用パターンを形成
した後に、印刷法あるいは、フオトリソ法により
形成することができる。また、この窓９を形成し
た絶縁層１０及びスペーサー層１５は、第４図ａ
〜ｄに示したように同一材料で形成することも可
能である。以上のプロセスが終了した後、第３図
ｅさるいは第４図ｄに示すように電気メツキ法に
より窓部９に突起電極１１を形成するものであ
る。第５図は完成した基板の上面図を示したもの
である。
明する。第３図ａ〜ｅは本発明の一実施例であ
り、まず第３図ａに示すように絶縁性材料、例え
ばガラス、セラミツク等よりなる基板７の一主面
に単層あるいは複数層より成る導電層８を蒸着法
あるいは印刷等の塗布法により形成する。次に第
３図ｂに示すように前記導電層８の表面に絶縁層
１０、例えば樹脂、ガラス、あるいは酸化膜等を
形成した後第３図ｃに示すごとく、前記絶縁層１
０にフオトリソ、及びエツチングを用いて部分的
に窓９を開孔する。この窓９は、半導体素子の電
極部に対応したパターン状に開孔される。次いで
第３図ｄに示すように、隣接する一素子分ごとの
窓９の中間位置に、スペーサー層１５を形成す
る。このスペーサー層１５は、第３図ｅに示すよ
うにメツキにより形成される突起電極１２の厚み
よりも、少なくとも10μｍ以上厚く形成すること
が望ましい。本実施例においては10μｍ〜100μｍ
程度とした。スペーサー層１５の形成方法として
は第３図に示したようにメツキ用パターンを形成
した後に、印刷法あるいは、フオトリソ法により
形成することができる。また、この窓９を形成し
た絶縁層１０及びスペーサー層１５は、第４図ａ
〜ｄに示したように同一材料で形成することも可
能である。以上のプロセスが終了した後、第３図
ｅさるいは第４図ｄに示すように電気メツキ法に
より窓部９に突起電極１１を形成するものであ
る。第５図は完成した基板の上面図を示したもの
である。
以上記述した方法により作製した突起電極形成
用基板を用いてフイルムキヤリアのリード先端に
突起電極を接合する、いわゆる「転写バンプ」法
を第６図ａ〜ｃで説明する。
用基板を用いてフイルムキヤリアのリード先端に
突起電極を接合する、いわゆる「転写バンプ」法
を第６図ａ〜ｃで説明する。
まず、第６図ａに示すように基板７のスペーサ
ー層１５上にフイルムキヤリアのリード部１３が
乗るように設置した後、リード部の先端と突起電
極１１とを位置合せする。次に第６図ｂに示すご
とく、ボンデイングツール１４により加圧、及び
加熱することにより、第６図ｃに示すようにリー
ド先端に突起電極１１が接合され、基板の窓９よ
り剥離する。この時、スペーサー層１５とボンデ
イングツール１４とで電極リード１３が圧接され
ることにより電極リード１３のフオーミングがで
きるものである。
ー層１５上にフイルムキヤリアのリード部１３が
乗るように設置した後、リード部の先端と突起電
極１１とを位置合せする。次に第６図ｂに示すご
とく、ボンデイングツール１４により加圧、及び
加熱することにより、第６図ｃに示すようにリー
ド先端に突起電極１１が接合され、基板の窓９よ
り剥離する。この時、スペーサー層１５とボンデ
イングツール１４とで電極リード１３が圧接され
ることにより電極リード１３のフオーミングがで
きるものである。
発明の効果
以上のように本発明による突起電極形成用基板
を用いることによりフイルムキヤリアのリード部
への突起電極の接合と同時にリードフオーミング
が可能となり、したがつてこの接合された突起電
極を更に半導体素子の電極に接合する際に問題と
なるエツジタツチを防止することができるもので
ある。又、各々の突起電極パターンの間隙がスペ
ーサー層により分離されているため、隣接した突
起電極をフイルムキヤリアにより傷つけたり、余
分に接合されたりすることのないスムーズなボン
デイングが可能となつた。
を用いることによりフイルムキヤリアのリード部
への突起電極の接合と同時にリードフオーミング
が可能となり、したがつてこの接合された突起電
極を更に半導体素子の電極に接合する際に問題と
なるエツジタツチを防止することができるもので
ある。又、各々の突起電極パターンの間隙がスペ
ーサー層により分離されているため、隣接した突
起電極をフイルムキヤリアにより傷つけたり、余
分に接合されたりすることのないスムーズなボン
デイングが可能となつた。
第１図は従来のフイルムキヤリア実装における
突起電極の断面図、第２図ａ〜ｅは従来の突起電
極形成用基板の製造方法及び突起電極の転写状態
を示した断面図、第３図ａ〜ｅは本発明の製造方
法を示す工程断面図、第４図ａ〜ｄは本発明の他
の実施例を示す工程断面図、第５図は本発明の突
起電極形成用基板の一部を示した上面図、第６図
ａ〜ｃは本発明の基板を用いた転写状態を示した
断面図である。 ７……基板、８……導電層、９……窓、１０…
…絶縁層、１１……突起電極、１２……絶縁フイ
ルム、１３……電極リード、１５……スペーサー
層。
突起電極の断面図、第２図ａ〜ｅは従来の突起電
極形成用基板の製造方法及び突起電極の転写状態
を示した断面図、第３図ａ〜ｅは本発明の製造方
法を示す工程断面図、第４図ａ〜ｄは本発明の他
の実施例を示す工程断面図、第５図は本発明の突
起電極形成用基板の一部を示した上面図、第６図
ａ〜ｃは本発明の基板を用いた転写状態を示した
断面図である。 ７……基板、８……導電層、９……窓、１０…
…絶縁層、１１……突起電極、１２……絶縁フイ
ルム、１３……電極リード、１５……スペーサー
層。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも一主面が導電性を有する基板上に
絶縁層を形成し、この絶縁層上に半導体素子の電
極に対応した一群の開口部を多数組形成するとと
もに、前記開口部の各組を囲んで、連続したある
いは一群のスペーサ層を形成することを特徴とす
る突起電極形成用基板。 ２ メツキ用パターンが配列された絶縁層と、ス
ペーサー層とが異なつた材料で構成されたことを
特徴とする特許請求の範囲第１項記載の突起電極
形成用基板。 ３ 基板の一主面に導電層を形成する工程と、半
導体素子の電極に対応した突起電極を形成するた
めのメツキ用パターンが配列された絶縁層を形成
する工程と、隣接した一素子分ごとの前記パター
ンの間隙に、少なくとも前記突起電極の厚みより
も厚くなるようにスペーサー層を形成する工程よ
りなることを特徴とする突起電極形成用基板の製
造方法。 ４ メツキ用パターンが配列された絶縁層と、ス
ペーサー層とが同一材料で構成されたことを特徴
とする特許請求の範囲第３項記載の突起電極形成
用基板の製造方法。 ５ メツキ形成される突起電極がAu、あるいは
Au合金よりなることを特徴とする特許請求の範
囲第３項記載の突起電極形成用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195643A JPS6086854A (ja) | 1983-10-19 | 1983-10-19 | 突起電極形成用基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195643A JPS6086854A (ja) | 1983-10-19 | 1983-10-19 | 突起電極形成用基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6086854A JPS6086854A (ja) | 1985-05-16 |
| JPH031834B2 true JPH031834B2 (ja) | 1991-01-11 |
Family
ID=16344579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195643A Granted JPS6086854A (ja) | 1983-10-19 | 1983-10-19 | 突起電極形成用基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086854A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61260648A (ja) * | 1985-05-15 | 1986-11-18 | Matsushita Electric Ind Co Ltd | 半導体装置の実装方法 |
-
1983
- 1983-10-19 JP JP58195643A patent/JPS6086854A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6086854A (ja) | 1985-05-16 |
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