JPS6088475A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6088475A JPS6088475A JP58195962A JP19596283A JPS6088475A JP S6088475 A JPS6088475 A JP S6088475A JP 58195962 A JP58195962 A JP 58195962A JP 19596283 A JP19596283 A JP 19596283A JP S6088475 A JPS6088475 A JP S6088475A
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- JP
- Japan
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- gate electrode
- cap
- source
- film
- mask
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明Ｆｉ峨外界効果トランジスタ製造方法に関する。
特に本発明は高速信号処理用の集積回路に有用で、Ｇａ
Ａｓ等の化合１勿半切・体を用いたＭＥＳ−ＦＥＴに有
用である。
Ａｓ等の化合１勿半切・体を用いたＭＥＳ−ＦＥＴに有
用である。
Ｑ ａ Ａ Ｓ等の化合物半導体に、基板として用いた
集積回路では、基本素子としてショットキ接合を用いた
Ｍ Ｅ Ｓ −１１” Ｅ Ｔが使用される。このｌｉ
’ Ｅ Ｔは、第１図に王＊部断面図を示す迎り基板１
にイオン注入等によって形成された、ｎ型チャ坏ル層２
とｎ＋型ソース／トレイン領域３，４及びそれぞれの表
面に形成されたゲート電極５、ソース／ドレイン電極６
，７とから形成される。チャネル層２を通してノース／
ドレイン電極間に流れる電流を、ゲート亀ＭＬ５から印
加した電界によって制御することによって動作させる。
集積回路では、基本素子としてショットキ接合を用いた
Ｍ Ｅ Ｓ −１１” Ｅ Ｔが使用される。このｌｉ
’ Ｅ Ｔは、第１図に王＊部断面図を示す迎り基板１
にイオン注入等によって形成された、ｎ型チャ坏ル層２
とｎ＋型ソース／トレイン領域３，４及びそれぞれの表
面に形成されたゲート電極５、ソース／ドレイン電極６
，７とから形成される。チャネル層２を通してノース／
ドレイン電極間に流れる電流を、ゲート亀ＭＬ５から印
加した電界によって制御することによって動作させる。
このＦ Ｅ ’Ｉ’の高性能化の間組点のひとつとして
、ケート電健とソース／ドレイン領域３，４との間の低
一度領域での表面空乏層８，８′によるソース抵抗及び
トレイン抵抗の増大がある。
、ケート電健とソース／ドレイン領域３，４との間の低
一度領域での表面空乏層８，８′によるソース抵抗及び
トレイン抵抗の増大がある。
この問題を防ぐ手段として、ゲート電極５に対してソー
ス／ドレイン領域３，４をセルファラインする方法が槓
々考えられてい心。第２図にこれらのセルファライン方
式の従来例を示す。これらの方式ではいずれも、ゲート
’Ｉｌｌ極を形成した後、ｎ＋型ソース／ドレイン領域
３，４のアニール（温度約５ｏｏｃ）が必要なため、タ
ングステンやタングステンシリサイド等の冒耐熱性金属
が用いられているヵ 第２図の例では、チャオ・ル層２の形成り・、高耐熱性
ゲート電極９を形成し、ヤれをマスクとして、ソース／
トレイン領域１０．１１用のイオン注入を行い、アニー
ルの俊ソース／トレイン電極６゜７を形成し、Ｆ Ｅ
Ｔを完成する。このＩｉ” Ｅ Ｔでは、ケート電極と
ソース／トレイン領域のオフセットがないので、ケート
耐圧劣化を防ぐため、ソース／トレイン領域のイオン注
入は尚エイ・ルキー（〜２００１（ｅＶ）で行い、深め
に形成している。しかしながら、この場合でも１０］圧
は叙ポルトであυ、素子バラツキや劣化を考應すると不
十分である。
ス／ドレイン領域３，４をセルファラインする方法が槓
々考えられてい心。第２図にこれらのセルファライン方
式の従来例を示す。これらの方式ではいずれも、ゲート
’Ｉｌｌ極を形成した後、ｎ＋型ソース／ドレイン領域
３，４のアニール（温度約５ｏｏｃ）が必要なため、タ
ングステンやタングステンシリサイド等の冒耐熱性金属
が用いられているヵ 第２図の例では、チャオ・ル層２の形成り・、高耐熱性
ゲート電極９を形成し、ヤれをマスクとして、ソース／
トレイン領域１０．１１用のイオン注入を行い、アニー
ルの俊ソース／トレイン電極６゜７を形成し、Ｆ Ｅ
Ｔを完成する。このＩｉ” Ｅ Ｔでは、ケート電極と
ソース／トレイン領域のオフセットがないので、ケート
耐圧劣化を防ぐため、ソース／トレイン領域のイオン注
入は尚エイ・ルキー（〜２００１（ｅＶ）で行い、深め
に形成している。しかしながら、この場合でも１０］圧
は叙ポルトであυ、素子バラツキや劣化を考應すると不
十分である。
まだ、ソース／トレイン領域が眩く形成されているため
、ゲート長−ｔｘμｎ）以−トと短くした時、短ゲート
効果荀生じ、動作電圧閾値の制御かむフ゛かしくなる。
、ゲート長−ｔｘμｎ）以−トと短くした時、短ゲート
効果荀生じ、動作電圧閾値の制御かむフ゛かしくなる。
これを防ぐ方法として、第３図（ａ）に示すように、ゲ
ート電極５上に絶縁膜の笠１２′（ｒ−形成し、この笠
全マスクとしてソース／トレイン領域１０．１１用のイ
オン注入１３を行い、笠のつば１２′の長さたけケート
電極５とソース／トレイン領域を分離する方法が考えら
れている。ゲート電極９の厚さは、３０００〜４０００
人、笠のつばの長さは、２０００〜３０００人である。
ート電極５上に絶縁膜の笠１２′（ｒ−形成し、この笠
全マスクとしてソース／トレイン領域１０．１１用のイ
オン注入１３を行い、笠のつば１２′の長さたけケート
電極５とソース／トレイン領域を分離する方法が考えら
れている。ゲート電極９の厚さは、３０００〜４０００
人、笠のつばの長さは、２０００〜３０００人である。
しかしこの構造では、ソース／ドレイン領域１０゜１１
のアニール用の絶縁膜キャップ１４を被着する一合（第
３図（ｂ） ） 、笠の下のｂ分１４′のカバレッジが
不十分になりやすく、ｏａＡｓ基板表面が蕗出された１
まアニールされ、プロセス不良を生じる。ゲート＊ｍの
厚さを厚くすると、側熱性が低下し、クランクが入りゃ
すくなシ、ゲート電極の厚さは４０００人程夏以下でな
いと安定なゲート電極形成かむずかしい。
のアニール用の絶縁膜キャップ１４を被着する一合（第
３図（ｂ） ） 、笠の下のｂ分１４′のカバレッジが
不十分になりやすく、ｏａＡｓ基板表面が蕗出された１
まアニールされ、プロセス不良を生じる。ゲート＊ｍの
厚さを厚くすると、側熱性が低下し、クランクが入りゃ
すくなシ、ゲート電極の厚さは４０００人程夏以下でな
いと安定なゲート電極形成かむずかしい。
本発明の目的は、ゲート電極上に絶縁膜の笠を設けてイ
オン注入を行い、ゲート電極とソース／トレイン領域と
の壁間的分離を行うＭＥＳ−丁’ＥＴ作製プロセスにお
いて、アニール川キャップによるゲート電極側面部のＧ
ａＡＳ表面の被榎を完全にし、安定な素子作製方法を提
供することにある。
オン注入を行い、ゲート電極とソース／トレイン領域と
の壁間的分離を行うＭＥＳ−丁’ＥＴ作製プロセスにお
いて、アニール川キャップによるゲート電極側面部のＧ
ａＡＳ表面の被榎を完全にし、安定な素子作製方法を提
供することにある。
本発明にメ・いては、第４図（ａ）に月、すように、絶
縁膜の笠を２増構造とし、１仙」の笠１５の長さ１６の
長さをケート電極９の長さに等しいか、それよシも短く
することによって、キャップ用絶縁膜１４（第４図０）
）被着時に、ゲート側面部１４“への絶縁膜の蜘シ込み
を完全とし、この部分でのＧ ａＡＳ基板の露出を防ぐ
ことを可能とした（１７は上側の笠であシ、このつげ１
７′の長さたけケート電＆９とソース／トレイン領域１
０．１１とを分離する）。
縁膜の笠を２増構造とし、１仙」の笠１５の長さ１６の
長さをケート電極９の長さに等しいか、それよシも短く
することによって、キャップ用絶縁膜１４（第４図０）
）被着時に、ゲート側面部１４“への絶縁膜の蜘シ込み
を完全とし、この部分でのＧ ａＡＳ基板の露出を防ぐ
ことを可能とした（１７は上側の笠であシ、このつげ１
７′の長さたけケート電＆９とソース／トレイン領域１
０．１１とを分離する）。
なお、第４図における符号中、第３図と同一のものは同
一部位を示す。
一部位を示す。
以下本発明な実施例によって詳しく説明する。
実施例１
本発明の第１の実施例のＭＥＳ −１’ＥＴ作製プロセ
ス手順を第５図に示す。基板１としては半絶縁性のＧａ
Ａ Ｓを使用する（第５図（ａ））が、ＧａＡｓに限
らす、１ｎＯａＡｓ、 ＩｎＡＡＡＳ、 ＧａＡｔＡＳ
等の半導体基板或いはこれらのへテロ構造を有する基
板でもよい。
ス手順を第５図に示す。基板１としては半絶縁性のＧａ
Ａ Ｓを使用する（第５図（ａ））が、ＧａＡｓに限
らす、１ｎＯａＡｓ、 ＩｎＡＡＡＳ、 ＧａＡｔＡＳ
等の半導体基板或いはこれらのへテロ構造を有する基
板でもよい。
この基板１に、甘すチャネルＪＷｉ２形成用の選択イオ
ン注入をホトレジスト膜１８をマスクとして行う（第５
図（ａ））、’注入内置は１．８ Ｘ １０ ”ｏｎ−
２、エネルギーは６０ＫｅＶとする。このＧａＡＳ基板
表面に、高配熱性のゲート電極用金属膜１９と２層の七
縁膜２０．２１を順次被着する（ヵ５図（ｂ））。
ン注入をホトレジスト膜１８をマスクとして行う（第５
図（ａ））、’注入内置は１．８ Ｘ １０ ”ｏｎ−
２、エネルギーは６０ＫｅＶとする。このＧａＡＳ基板
表面に、高配熱性のゲート電極用金属膜１９と２層の七
縁膜２０．２１を順次被着する（ヵ５図（ｂ））。
金Ｐ４膜としては、タングステンシリサイドが最も面ｊ
熱性がよいが、Ｗ、 Ｔ ａ 、 Ｈｆ等の金属或いは
それらの７リザイドやナイトライドでもよい。膜厚１ｄ
４０００人とする。下Ｉ曽の絶縁膜２０としては、媚、
方性のエツチングｂ」能なものであれば伺でもよく、本
笑施汐りでは蟹化シリコン（ＳｉｓＮ４）膜を使用し、
膜厚は４０００１とする。上ノ曽の絶縁膜２１としては
、兵力１生のドライエツチングのできるものであれｔよ
イｉＩでもよく、本夾施例では５ｉ０２膜を使用し、膜
厚は３０００人とする。この３１曽膜形成した後、ホト
レジストＭでゲートパターン２２を形成する。
熱性がよいが、Ｗ、 Ｔ ａ 、 Ｈｆ等の金属或いは
それらの７リザイドやナイトライドでもよい。膜厚１ｄ
４０００人とする。下Ｉ曽の絶縁膜２０としては、媚、
方性のエツチングｂ」能なものであれば伺でもよく、本
笑施汐りでは蟹化シリコン（ＳｉｓＮ４）膜を使用し、
膜厚は４０００１とする。上ノ曽の絶縁膜２１としては
、兵力１生のドライエツチングのできるものであれｔよ
イｉＩでもよく、本夾施例では５ｉ０２膜を使用し、膜
厚は３０００人とする。この３１曽膜形成した後、ホト
レジストＭでゲートパターン２２を形成する。
次にとのポト°レジスト膜２２をマスクとして、３Ｊｖ
Ｉ！膜２１，２０．１９を順次エッチンクスル（第５図
（Ｃ））。ＳｉＯ＋膜は、ＣＩ” ４ ＋ １４２系の
ガスを使用して異方性の反応性イオンエツチングを行い
笠１７を形成する。次に、窒化シリコン膜とタングステ
ンシリサイドｐ＃１９をＣＦ ４ カス及ヒＯＦ’４＋
４％０２カスを用いて異方性及び等方性のエツチングｆ
：１１１１用し、第５図（Ｃ）に示すように笠１７に対
してアンターカットか生しるようにエツチングを行う。
Ｉ！膜２１，２０．１９を順次エッチンクスル（第５図
（Ｃ））。ＳｉＯ＋膜は、ＣＩ” ４ ＋ １４２系の
ガスを使用して異方性の反応性イオンエツチングを行い
笠１７を形成する。次に、窒化シリコン膜とタングステ
ンシリサイドｐ＃１９をＣＦ ４ カス及ヒＯＦ’４＋
４％０２カスを用いて異方性及び等方性のエツチングｆ
：１１１１用し、第５図（Ｃ）に示すように笠１７に対
してアンターカットか生しるようにエツチングを行う。
アンターカッ［の長毛は２０００人程匿空間る。１５０
幅は９の幅と等しいか１０００人８度小さくなるように
加工する。
幅は９の幅と等しいか１０００人８度小さくなるように
加工する。
次にこの笠つきのケート電極９．１７．２２をマスクと
してソース／トレイン領域１０．１１形成川のイオン注
入を行う（弔５図（ｄ））。仕入条件はｆＦ４度： Ｉ
Ｘ １０ ” ｃｍ−２、加速エネルギー：１５０Ｋ
ｅＶ である。
してソース／トレイン領域１０．１１形成川のイオン注
入を行う（弔５図（ｄ））。仕入条件はｆＦ４度： Ｉ
Ｘ １０ ” ｃｍ−２、加速エネルギー：１５０Ｋ
ｅＶ である。
次にアニール用の杷＃：膜キャップ１４を夜着し、８０
０Ｃ，１５分のアニールを行いチャネル層２及びソース
／トレイン領域の活性化を行シ（第５図（ｅ））。キャ
ップとしては窒化シリコン膜を行い７′ラズマＣＶＤで
被着する。膜厚ｆ１２０００人とする。この私金、Ｇａ
ＡＳ表面と笠１７との間隔は約８０００人１、窒化シリ
コンは笠の下に十分まわル込みＱ ａ ７％、Ｓ表面を
完全に扱堕することが可能となる。
０Ｃ，１５分のアニールを行いチャネル層２及びソース
／トレイン領域の活性化を行シ（第５図（ｅ））。キャ
ップとしては窒化シリコン膜を行い７′ラズマＣＶＤで
被着する。膜厚ｆ１２０００人とする。この私金、Ｇａ
ＡＳ表面と笠１７との間隔は約８０００人１、窒化シリ
コンは笠の下に十分まわル込みＱ ａ ７％、Ｓ表面を
完全に扱堕することが可能となる。
次にホトレジスト膜２３でＦ’ＥＴＭ域以外の部分ケ核
った保−、ソース／ドレイン電極部のキャップを反応性
トライエツチングで除去し、Ａｕ／Ｎｉ／ＡｕＧｅから
成るオーミック金属膜２４．２４’を被着する（第５図
（ｆ））ＦＥＴ以外の部分に伺着した金塊膜はレジスト
２４を溶解することによシリフトオフする。
った保−、ソース／ドレイン電極部のキャップを反応性
トライエツチングで除去し、Ａｕ／Ｎｉ／ＡｕＧｅから
成るオーミック金属膜２４．２４’を被着する（第５図
（ｆ））ＦＥＴ以外の部分に伺着した金塊膜はレジスト
２４を溶解することによシリフトオフする。
１だ、ケート電極の笠１７上に付着した金塊膜２４′は
、レジスト膜２５でケート電極を平坦に埋込んた仮（第
５図（ｇ））、金属膜２４′の表面が出るまで２５をア
ッシャによってエツチング（７、しかる後にミリングに
よって除去する。
、レジスト膜２５でケート電極を平坦に埋込んた仮（第
５図（ｇ））、金属膜２４′の表面が出るまで２５をア
ッシャによってエツチング（７、しかる後にミリングに
よって除去する。
芒らに、キャップ１４のケート電極１ｌＩｌｒ面部２６
ト、ｆｆｌ’ｌ？）ライエツブーングによって除去する
。
ト、ｆｆｌ’ｌ？）ライエツブーングによって除去する
。
２６のエツチングは、膜ノ早約４０ＯＯ人残しだところ
で止め、ゲート電極部のプレーナ状に形成する。
で止め、ゲート電極部のプレーナ状に形成する。
り上のようにし２て、第５し、１（１りに示ず：うに、
ゲート電＆９に対して、ソース／用レイン領域１０゜１
またけでなくソーク／トレイン嘗、極６，７１−もセル
ファラインし、ＦＥＴ部分はブレーナ化＝Ｉシた構造の
ＦＩＣＴイ［イ４する。
ゲート電＆９に対して、ソース／用レイン領域１０゜１
またけでなくソーク／トレイン嘗、極６，７１−もセル
ファラインし、ＦＥＴ部分はブレーナ化＝Ｉシた構造の
ＦＩＣＴイ［イ４する。
実施例２
第６図に本発明の４，２０夾施的の勤ＥＳ−１゛ＥＴ作
製法のケート電極部形成プロセスを示す。他のプロセス
は、第１実施レリと同様である。
製法のケート電極部形成プロセスを示す。他のプロセス
は、第１実施レリと同様である。
本実施例においては、ホトレジスト膜でケート％極パタ
ーン２２ケ形成し、ｓ ｉ０２膜の異方性エツチングに
より笠１７を形成し１ｑ娼徒す、七の下の窒化シリコン
順とタングステンシリサイド族を異方性エツチングし、
両刀の膜によるケート′電極パターン１５’、９’をホ
トレジスト膜胆のパターン２２と等しく形ｋ（する（１
８６図（ａ））。異方性エツチングは、ＣＦ４ カスを
使用し、比軟的低圧の反応性イオンエツチングで行う。
ーン２２ケ形成し、ｓ ｉ０２膜の異方性エツチングに
より笠１７を形成し１ｑ娼徒す、七の下の窒化シリコン
順とタングステンシリサイド族を異方性エツチングし、
両刀の膜によるケート′電極パターン１５’、９’をホ
トレジスト膜胆のパターン２２と等しく形ｋ（する（１
８６図（ａ））。異方性エツチングは、ＣＦ４ カスを
使用し、比軟的低圧の反応性イオンエツチングで行う。
次に、絶縁膜パターン１５’を、等力性エツチングによ
ｐ上の笠１７よシも０，２μｎ１程度幅が狭くなるよう
にサイドエツチングする。このようにして、１７，１５
．９で１字型のパターンを形成した仮、ソース／トレイ
ン憐域１０，１１形成用のイオン注入を行い、絶縁膜キ
ャップをかぶせて注入層のアニールを行う。イオン注入
は、上記のサイドエツチングの前に行ってもよい。
ｐ上の笠１７よシも０，２μｎ１程度幅が狭くなるよう
にサイドエツチングする。このようにして、１７，１５
．９で１字型のパターンを形成した仮、ソース／トレイ
ン憐域１０，１１形成用のイオン注入を行い、絶縁膜キ
ャップをかぶせて注入層のアニールを行う。イオン注入
は、上記のサイドエツチングの前に行ってもよい。
このアニールの後は、巣１実施的に述べたと同様の手順
によってＦＥＴを完成する。
によってＦＥＴを完成する。
ケート電極部をこのように形成することによって、ケー
ト周辺部のＧａＡＳ表面をキャップによって完全に被覆
することが可能となる。
ト周辺部のＧａＡＳ表面をキャップによって完全に被覆
することが可能となる。
以上、実施例を用いて詳しく説明したとおシ、本発明Ｖ
Ｃよれは、ケート電極に対してソース／ドレイン領域を
２０００人程度空間的に離した状態でセルファラインさ
せて形成することができる。また、絶縁膜キャップで完
全に（）ａＡ８表面を覆った状態でアニールできるため
、ＡＳの蒸着紮防ぐことができ安定な素子作製が可能と
なる。
Ｃよれは、ケート電極に対してソース／ドレイン領域を
２０００人程度空間的に離した状態でセルファラインさ
せて形成することができる。また、絶縁膜キャップで完
全に（）ａＡ８表面を覆った状態でアニールできるため
、ＡＳの蒸着紮防ぐことができ安定な素子作製が可能と
なる。
さらに、ゲート電極に対してノース／ドレイン電極をも
セルファラインすることが可能であシ、直列抵抗の低い
Ｆ Ｅ Ｔが侍ら扛る。
セルファラインすることが可能であシ、直列抵抗の低い
Ｆ Ｅ Ｔが侍ら扛る。
ｇ１図はショットキ接合を肩するＭＥＳ−ＦＥＴの断面
図、第２図、第３図は各々Ｎ Ｅ Ｓ −Ｆ Ｅ Ｔの
従スタの製造工程を示す装置断面図である。 １・・・化合物半導体基板、２・・・テヤイ・ル層、３
，４゜６．７・・・ンーヌ／ドレイン領域、６．７・・
・７− ス／ドレイン電極、５．９・・・ゲート電極、
１５゜第 １ 図 第 ２ 図 第 ３ 図 ■４図 第５図 第６図 ２
図、第２図、第３図は各々Ｎ Ｅ Ｓ −Ｆ Ｅ Ｔの
従スタの製造工程を示す装置断面図である。 １・・・化合物半導体基板、２・・・テヤイ・ル層、３
，４゜６．７・・・ンーヌ／ドレイン領域、６．７・・
・７− ス／ドレイン電極、５．９・・・ゲート電極、
１５゜第 １ 図 第 ２ 図 第 ３ 図 ■４図 第５図 第６図 ２
Claims (1)
- ＧａＡｓ基板表面に耐熱性金部からなるゲート電極上に
、そのゲート電極の幅と同程度以下の幅を有する絶縁膜
ノーと、さらにその上に形成されたゲート電極の幅よ多
も広い輻を有する絶縁膜層とから成る２層の笠を形成す
る工程と、この笠をマスクにして、ソース／ドレイン領
域形成用のイオン注入を行う工程とを有することｔ％徴
とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195962A JPS6088475A (ja) | 1983-10-21 | 1983-10-21 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195962A JPS6088475A (ja) | 1983-10-21 | 1983-10-21 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6088475A true JPS6088475A (ja) | 1985-05-18 |
Family
ID=16349877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195962A Pending JPS6088475A (ja) | 1983-10-21 | 1983-10-21 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6088475A (ja) |
-
1983
- 1983-10-21 JP JP58195962A patent/JPS6088475A/ja active Pending
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