JPS6089959A - 相補型ｍｉｓ半導体装置 - Google Patents
相補型ｍｉｓ半導体装置Info
- Publication number
- JPS6089959A JPS6089959A JP58198590A JP19859083A JPS6089959A JP S6089959 A JPS6089959 A JP S6089959A JP 58198590 A JP58198590 A JP 58198590A JP 19859083 A JP19859083 A JP 19859083A JP S6089959 A JPS6089959 A JP S6089959A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- region
- type region
- regions
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関する。
アナログ回路とデジタル回路が混在する集積回路装置に
おいて、一般に電源線はアナログ回路。
おいて、一般に電源線はアナログ回路。
デジタル回路それぞれ専用に設けている。この理由は、
デジタル回路に含まれるクロック等からのノイズにより
アナログ回路特性の劣化をきたさないようにするためで
ある。
デジタル回路に含まれるクロック等からのノイズにより
アナログ回路特性の劣化をきたさないようにするためで
ある。
しかしながら、相補ｆｉＭＩ８半導体装置においては、
アナログ回路とデジタル回路の電源線が別であると、外
部から両電源線間に異常電圧が印加された場合％ ２ツ
テアツプ等の現象により、異常電流が流れて内部素子が
破壊に至ることがらる。
アナログ回路とデジタル回路の電源線が別であると、外
部から両電源線間に異常電圧が印加された場合％ ２ツ
テアツプ等の現象により、異常電流が流れて内部素子が
破壊に至ることがらる。
従来、この異常電圧対策として、両電源線を、多結晶７
リコン抵抗等を介して接続する方法がとられているが、
この抵抗値は、アナログ回路特性のためには高い方が良
いし、異常を圧対策としては、低い方が良いという相入
れない要請のため、この方法は、根本的対策とはならな
い。
リコン抵抗等を介して接続する方法がとられているが、
この抵抗値は、アナログ回路特性のためには高い方が良
いし、異常を圧対策としては、低い方が良いという相入
れない要請のため、この方法は、根本的対策とはならな
い。
本発明は、両電源線が通常はオーツ”ンであり異常電圧
が印加された時のみ接続される装置を提供するものでお
る。
が印加された時のみ接続される装置を提供するものでお
る。
以下５本発明の一実施例として、Ｎ型基板を用いた相補
型ＭＩ８半導体装置におけるアナロググランド（以下Ａ
−ＧＮＤと略す。）とデジタルグランド（以下Ｄ −Ｇ
ＮＤと略す。）の場合について説明する。
型ＭＩ８半導体装置におけるアナロググランド（以下Ａ
−ＧＮＤと略す。）とデジタルグランド（以下Ｄ −Ｇ
ＮＤと略す。）の場合について説明する。
第１図においてＤ−ＧＮＤ用のＰウェル２内に絶縁酸化
膜５ｔｌ−ゲート酸化膜とする閾値電圧が使用電源電圧
より大きいＭＩ８半導体素子Ａが形成されそのソース−
ドレイン３はそれぞれＤ−ＧＮＤとＡ−ＧＮＤに接続さ
れそのゲート電極６は、 Ａ −ＧＮＤに接続されてい
る。また、Ａ−ＧＮＤ用のＰウェル２′内に絶縁酸化膜
５をゲート酸化膜とする閾値電圧が使用電源電圧より大
きいＭＩ８半導体素子Ｂが形成され、そのソース・ドレ
イン３′はそれぞれＡ−ＧＮＤとＤ −ＧＮ Ｄに接続
され、そのゲート電極６′は、Ｄ−ＧＮＤに接続されて
いる。
膜５ｔｌ−ゲート酸化膜とする閾値電圧が使用電源電圧
より大きいＭＩ８半導体素子Ａが形成されそのソース−
ドレイン３はそれぞれＤ−ＧＮＤとＡ−ＧＮＤに接続さ
れそのゲート電極６は、 Ａ −ＧＮＤに接続されてい
る。また、Ａ−ＧＮＤ用のＰウェル２′内に絶縁酸化膜
５をゲート酸化膜とする閾値電圧が使用電源電圧より大
きいＭＩ８半導体素子Ｂが形成され、そのソース・ドレ
イン３′はそれぞれＡ−ＧＮＤとＤ −ＧＮ Ｄに接続
され、そのゲート電極６′は、Ｄ−ＧＮＤに接続されて
いる。
Ａ−ＧＮＤＫ対してＤ−ＧＮＤＫ使用電源電圧より大き
い正の異常電圧が印加された場合を考えると、ＭＩａ型
半導体素子Ｂがオンし、Ｄ−ＧＮＤとＡ−ＧＮＤが接続
されるために、ラッテアップ等により内部素子が破壊さ
れることはない。
い正の異常電圧が印加された場合を考えると、ＭＩａ型
半導体素子Ｂがオンし、Ｄ−ＧＮＤとＡ−ＧＮＤが接続
されるために、ラッテアップ等により内部素子が破壊さ
れることはない。
ま７’（Ｄ−ＧＮＤに対してＡ−ＧＮＤに使用電源電圧
より大きい正の異常電圧が印加された場合は、ＭＩＳ型
半導体素子Ａがオンして内部素子の破壊が避けられる。
より大きい正の異常電圧が印加された場合は、ＭＩＳ型
半導体素子Ａがオンして内部素子の破壊が避けられる。
以上のように本発明は、アナログ回路特性を犠牲にする
ことなく、異常電圧対策が計られるため非常に理想的な
半導体装置といえる。
ことなく、異常電圧対策が計られるため非常に理想的な
半導体装置といえる。
第１図は、本発明の一実施例の断面図であり、第２図は
、その回路図である。 ｌ・・・・・・Ｎ型半導体基板、２．２’・・・・・・
Ｐフェル、３゜３′・・・・・・Ｎ型拡散層、４．４’
・・・・・・Ｐ型拡散層％ ５・・・・・・絶縁酸化膜
、６．６’・・・・・・ゲート電極、Ａ、Ｂ・・・・・
・ＭＩＳ型半導体素子。
、その回路図である。 ｌ・・・・・・Ｎ型半導体基板、２．２’・・・・・・
Ｐフェル、３゜３′・・・・・・Ｎ型拡散層、４．４’
・・・・・・Ｐ型拡散層％ ５・・・・・・絶縁酸化膜
、６．６’・・・・・・ゲート電極、Ａ、Ｂ・・・・・
・ＭＩＳ型半導体素子。
Claims (1)
- 同一電位を与える電源線が２つ以上有り、任意の電源線
間が使用電源電圧より大きい閾値をもつＭＩＳ型素子で
ｌ接続されたことを特徴とする相補型ＭＩ８半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198590A JPS6089959A (ja) | 1983-10-24 | 1983-10-24 | 相補型ｍｉｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198590A JPS6089959A (ja) | 1983-10-24 | 1983-10-24 | 相補型ｍｉｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089959A true JPS6089959A (ja) | 1985-05-20 |
Family
ID=16393714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198590A Pending JPS6089959A (ja) | 1983-10-24 | 1983-10-24 | 相補型ｍｉｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089959A (ja) |
-
1983
- 1983-10-24 JP JP58198590A patent/JPS6089959A/ja active Pending
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