JPS6094537A - 並列直列変換回路 - Google Patents
並列直列変換回路Info
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- JPS6094537A JPS6094537A JP58202353A JP20235383A JPS6094537A JP S6094537 A JPS6094537 A JP S6094537A JP 58202353 A JP58202353 A JP 58202353A JP 20235383 A JP20235383 A JP 20235383A JP S6094537 A JPS6094537 A JP S6094537A
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- JP
- Japan
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- signal
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- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は並列直列変換回路の改良に関し、更に詳細には
高速で並列データを直列データに変換でき、且つ信頼性
、経済性の高い並列直列変換回路に関するものである。
高速で並列データを直列データに変換でき、且つ信頼性
、経済性の高い並列直列変換回路に関するものである。
従来技術と問題点
並列直列変換回路は従来より種々の分野で使用されてお
り、第１図は従来の並列直列変換回路を用いて構成した
ビデオ信号発生回路の一例を示したブロック線図である
。同図に示したビデオ信号発生回路はシフトレジスタ１
にディスプレイデータをセットし、セットされたディス
プレイデータをクロック信号によってシフトすることに
よりビデオ信号を発生させるものであるが、次のような
欠点があった。即ち、ＣＲＴモニタの高密度化。
り、第１図は従来の並列直列変換回路を用いて構成した
ビデオ信号発生回路の一例を示したブロック線図である
。同図に示したビデオ信号発生回路はシフトレジスタ１
にディスプレイデータをセットし、セットされたディス
プレイデータをクロック信号によってシフトすることに
よりビデオ信号を発生させるものであるが、次のような
欠点があった。即ち、ＣＲＴモニタの高密度化。
高品位化に伴い、ビデオ信号の高速化が要求されている
が、このような要求を満足させる為には動作速度が速い
高価なシフトレジスタを使用しなければならず、また、
発振周波数の高い高価なりロック信号発生回路を用いて
シフトレジスタ１にりロック信号を供給する必要がある
為、装置が高価になる欠点があった。また、更に、動作
速度の速いシフトレジスタは十分な信頼性を得ることが
難しいものであるから、装置の信頼性が低下する欠点が
あった。
が、このような要求を満足させる為には動作速度が速い
高価なシフトレジスタを使用しなければならず、また、
発振周波数の高い高価なりロック信号発生回路を用いて
シフトレジスタ１にりロック信号を供給する必要がある
為、装置が高価になる欠点があった。また、更に、動作
速度の速いシフトレジスタは十分な信頼性を得ることが
難しいものであるから、装置の信頼性が低下する欠点が
あった。
また、第２図は他の従来例のブロック線図であり、４ピ
ツＩ・構成のディスプレイデータをビデオ信月に変換す
る場合についてのものである。同図に示したビデオ信号
発生回路はレジスタ２にディスプレイデータをセットし
、アへドゲートＡ１−八４に印加する信号８１〜ａ４を
順次″１″とすることにより、オアゲー１−ＯＲからビ
デオ信号を出力させるものであるが次のような欠点があ
った。即ち、理想的なタイミングで信号ａ１の立下りに
於いて信号ａ２を立上がらゼる、或いは信号ａ２の立下
りに信号ａ３を立上がらせると言ったことば困難である
ので、出力されるビデオ信号の各ビットの間でビデオ信
号が不安定になる欠点があった。
ツＩ・構成のディスプレイデータをビデオ信月に変換す
る場合についてのものである。同図に示したビデオ信号
発生回路はレジスタ２にディスプレイデータをセットし
、アへドゲートＡ１−八４に印加する信号８１〜ａ４を
順次″１″とすることにより、オアゲー１−ＯＲからビ
デオ信号を出力させるものであるが次のような欠点があ
った。即ち、理想的なタイミングで信号ａ１の立下りに
於いて信号ａ２を立上がらゼる、或いは信号ａ２の立下
りに信号ａ３を立上がらせると言ったことば困難である
ので、出力されるビデオ信号の各ビットの間でビデオ信
号が不安定になる欠点があった。
発明の目的
本発明は前述の如き欠点を改善したものであり、その目
的は高速で並列データを直列データに変換することがで
き、且つ経済性、信頼性の高い並列直列変換回路を提供
することにある。以下実施例について詳細に説明する。
的は高速で並列データを直列データに変換することがで
き、且つ経済性、信頼性の高い並列直列変換回路を提供
することにある。以下実施例について詳細に説明する。
発明の実施例
第３図は本発明の実施例のブロック線図であり、８ビツ
ト構成のディスプレイデータをビデオ信号に変換する場
合についてのものである。同図に於いて３，４は４ビツ
ト構成のシフトレジスタ、５〜７はＥＸ−ＯＲゲート、
８〜１０はＤフリップフロップ、１１．１２はそれぞれ
クロック信号ＣＫ１．Ｃに２の入力端子、１３はロード
信号りの入力端子、１４はディスプレイデータの入力端
子である。また、第４図（Ａ）〜（Ｊ）は第３図の動作
説明図である。
ト構成のディスプレイデータをビデオ信号に変換する場
合についてのものである。同図に於いて３，４は４ビツ
ト構成のシフトレジスタ、５〜７はＥＸ−ＯＲゲート、
８〜１０はＤフリップフロップ、１１．１２はそれぞれ
クロック信号ＣＫ１．Ｃに２の入力端子、１３はロード
信号りの入力端子、１４はディスプレイデータの入力端
子である。また、第４図（Ａ）〜（Ｊ）は第３図の動作
説明図である。
入力端子１４から入力される８ビツト構成のディスプレ
イデータの内の偶数ビットはロード信号りが“１”とな
ることによりシフトレジスタ３にロードされ、また奇数
ビットはロード信号りが“１”となることによりシフト
レジスタ４にロードされる。シフトレジスタ３，４はそ
れぞれ入力端子１１から印加されるクロック信号ＣＫＩ
に従って、ディスプレイデータをシフトするものである
。今、例えば入力醋１子１４からのディスプレイデータ
が「１゜０．１．Ｏ，（＋、ｌ、０．ＩＪであるとする
と、シフトレジスタ３，４の出力信号ａ、ｂはそれぞれ
同図（Ｃ） 、（’Ｉ））に示すものとなり、ＥＸ−Ｏ
Ｒゲート５．６に印加される。ここで、時刻ｔ１に於ｔ
ＪるＤフリップフロップ９の出力信号ｆが同図（Ｈ）に
示すように０”であるとすると、ＥＸ−ＯＲゲー１−５
．６の出力信号ｃ、ｄはそれぞれ同図（Ｅ）、（１”）
に示すものとなり、またＤフリ・ノプフ１」ツブ８．９
の出力信号ｅ、ｆは同図（Ｇ）。
イデータの内の偶数ビットはロード信号りが“１”とな
ることによりシフトレジスタ３にロードされ、また奇数
ビットはロード信号りが“１”となることによりシフト
レジスタ４にロードされる。シフトレジスタ３，４はそ
れぞれ入力端子１１から印加されるクロック信号ＣＫＩ
に従って、ディスプレイデータをシフトするものである
。今、例えば入力醋１子１４からのディスプレイデータ
が「１゜０．１．Ｏ，（＋、ｌ、０．ＩＪであるとする
と、シフトレジスタ３，４の出力信号ａ、ｂはそれぞれ
同図（Ｃ） 、（’Ｉ））に示すものとなり、ＥＸ−Ｏ
Ｒゲート５．６に印加される。ここで、時刻ｔ１に於ｔ
ＪるＤフリップフロップ９の出力信号ｆが同図（Ｈ）に
示すように０”であるとすると、ＥＸ−ＯＲゲー１−５
．６の出力信号ｃ、ｄはそれぞれ同図（Ｅ）、（１”）
に示すものとなり、またＤフリ・ノプフ１」ツブ８．９
の出力信号ｅ、ｆは同図（Ｇ）。
（■］）に示すものとなる。そして、Ｄフリップフロッ
プ９の出力信号ｒは同図（Ｂ）に示すクロック信号ＣＫ
２ （クロック信号ＣＫＩと位相が１８０°ずれている
）が印加されているＤフリップフロップ１０に印加され
、Ｄフリップフロップ１０は同図（１）に示ず信号ｇを
出力する。ＩＥＸ−ＯＲゲート７はＤフリップフロップ
８．１０から出力される信号ｅｒｇの排他的論理和を取
り、同図（Ｊ）に示す信号りを出力する。
プ９の出力信号ｒは同図（Ｂ）に示すクロック信号ＣＫ
２ （クロック信号ＣＫＩと位相が１８０°ずれている
）が印加されているＤフリップフロップ１０に印加され
、Ｄフリップフロップ１０は同図（１）に示ず信号ｇを
出力する。ＩＥＸ−ＯＲゲート７はＤフリップフロップ
８．１０から出力される信号ｅｒｇの排他的論理和を取
り、同図（Ｊ）に示す信号りを出力する。
同図（Ｊ）から判るように、時刻ｔ２〜ｔ３間に於いて
、入力された８ビツト構成のディスプレイデータが直列
データに変換され、ビデオ信号としてＥＸ−ＯＲゲート
７から出力される。
、入力された８ビツト構成のディスプレイデータが直列
データに変換され、ビデオ信号としてＥＸ−ＯＲゲート
７から出力される。
上述したように、本実施例はビデオ信号を１ビツト出力
する周期Ｔの２倍の周期２Ｔのクロック信号ＣＫ１．Ｃ
Ｊ２によって動作する価格が安く、信頼性の高いシフト
レジスタ３，４、Ｄフリップフロップ８〜１０等を用い
たものであるから、経済的な構成で動作速度の速い並列
直列変換回路を得ることができる。
する周期Ｔの２倍の周期２Ｔのクロック信号ＣＫ１．Ｃ
Ｊ２によって動作する価格が安く、信頼性の高いシフト
レジスタ３，４、Ｄフリップフロップ８〜１０等を用い
たものであるから、経済的な構成で動作速度の速い並列
直列変換回路を得ることができる。
第５図は本発明の他の実施例のブロック線図であり、２
１．２２は４ビツト構成のシフトレジスタ、詔、２８は
Ｄ７リソプフロソプ、２４．２５．２９はＥＸ−ＯＲゲ
ート、２６．２７はそれぞれクロック信号ＣＫＩが“１
”となった時にＴ端子に印加されている信号“１″の場
合はその出力信号ｆ、ｇを反転するフリップフロップで
あり、他の第３図と同一符号は同一部分を表している。
１．２２は４ビツト構成のシフトレジスタ、詔、２８は
Ｄ７リソプフロソプ、２４．２５．２９はＥＸ−ＯＲゲ
ート、２６．２７はそれぞれクロック信号ＣＫＩが“１
”となった時にＴ端子に印加されている信号“１″の場
合はその出力信号ｆ、ｇを反転するフリップフロップで
あり、他の第３図と同一符号は同一部分を表している。
入力端子１４から入力される８ビツト構成のディスプレ
イデータの内の偶数ビットはロード信号り力び１”とな
ることによりシフトレジスタ２１にロードされ、また奇
数ビットはロード信号りが１”となることによりシフト
レジスタ２２にロードされる。シフトレジスタ２１．２
２はそれぞれ入力端子１１から印加されるクロック信号
ＣＫＩに従って、ディスプレイデータをシフトする。今
、例えば入力端子１４から加えられたディスプレイデー
タが［１゜０．１，０，１１，１，０．ＩＪであるとす
ると、Ｒデー１−２４．２５に印加される。ここで、時
刻ｔ１に於りるＤフリップフロップ詔の出力信号Ｃが同
図（Ｅ）に示すように０″であるとすると、［！Ｘ−０
Ｒゲート２４．２５の出力信号ｄ、ｅは、同図（Ｆ）。
イデータの内の偶数ビットはロード信号り力び１”とな
ることによりシフトレジスタ２１にロードされ、また奇
数ビットはロード信号りが１”となることによりシフト
レジスタ２２にロードされる。シフトレジスタ２１．２
２はそれぞれ入力端子１１から印加されるクロック信号
ＣＫＩに従って、ディスプレイデータをシフトする。今
、例えば入力端子１４から加えられたディスプレイデー
タが［１゜０．１，０，１１，１，０．ＩＪであるとす
ると、Ｒデー１−２４．２５に印加される。ここで、時
刻ｔ１に於りるＤフリップフロップ詔の出力信号Ｃが同
図（Ｅ）に示すように０″であるとすると、［！Ｘ−０
Ｒゲート２４．２５の出力信号ｄ、ｅは、同図（Ｆ）。
（Ｇ）に示すものとなってフリップフロップ２６゜２７
の゛■゛端子に印加される。また、フリップフロップ２
６．２７の出力信号ｆ、ｇが時刻ｔ１以前において０″
であるとすると、フリップフロップ２６，２７の出力信
号ｆ、ｇはそれぞれ同図（Ｈ）、（Ｉ）に示すものとな
る。フリップフロップ２７の出方信号ｇは、同図（Ｂ）
に示すクロック信号ＣＫ２がクロック端子ＣＫに印加さ
れているＤフリップフロップ２８のＤ端子に印加され、
その出力信号りは同図（Ｊ）に示すものとなる。ＥＸ−
ＯＲゲート２９はフリップフロップ２６の出力信号ｆと
Ｄフリッププロップ２８の排他定論捏和を取り、同図（
Ｋ）に示す信号ｉを出力する。
の゛■゛端子に印加される。また、フリップフロップ２
６．２７の出力信号ｆ、ｇが時刻ｔ１以前において０″
であるとすると、フリップフロップ２６，２７の出力信
号ｆ、ｇはそれぞれ同図（Ｈ）、（Ｉ）に示すものとな
る。フリップフロップ２７の出方信号ｇは、同図（Ｂ）
に示すクロック信号ＣＫ２がクロック端子ＣＫに印加さ
れているＤフリップフロップ２８のＤ端子に印加され、
その出力信号りは同図（Ｊ）に示すものとなる。ＥＸ−
ＯＲゲート２９はフリップフロップ２６の出力信号ｆと
Ｄフリッププロップ２８の排他定論捏和を取り、同図（
Ｋ）に示す信号ｉを出力する。
同図（Ｋ）から判るように、時刻ｔ１〜ｔ２間に於いて
、入力された８ビツト構成のディスプレイデータが直列
データに変換され、ビデオ信号としてＥＸ−ＯＲゲート
２９から出力される。
、入力された８ビツト構成のディスプレイデータが直列
データに変換され、ビデオ信号としてＥＸ−ＯＲゲート
２９から出力される。
第７図は本発明の更に他の実施例のブロック線図であり
、３０〜３３は２ビツト構成のシフトレジスタ、３４は
Ｄ７リソプフロツプ、３５〜３８はＥＸ−ＯＲゲート、
３９〜４２はクロック信号ＣＫＩが１”の時にＴ端子に
印加される信号が“１″の場合はその出力信号を反転す
るフリップフロップ、４６〜４８はＥＸ−ＯＲゲート、
４９はディスプレイデータの入力端子、５０はロード信
号りの入力端子、５１〜５４はそれぞれ位相が９０°ず
つ異なるクロック信号ＣＫＩ〜ＣＫ４の入力端子である
。
、３０〜３３は２ビツト構成のシフトレジスタ、３４は
Ｄ７リソプフロツプ、３５〜３８はＥＸ−ＯＲゲート、
３９〜４２はクロック信号ＣＫＩが１”の時にＴ端子に
印加される信号が“１″の場合はその出力信号を反転す
るフリップフロップ、４６〜４８はＥＸ−ＯＲゲート、
４９はディスプレイデータの入力端子、５０はロード信
号りの入力端子、５１〜５４はそれぞれ位相が９０°ず
つ異なるクロック信号ＣＫＩ〜ＣＫ４の入力端子である
。
入力端子４９からの８ビツト構成のディスプレイデータ
の内の０．４ビツトはシフトレジスタ３０にロード信号
りが“ｌ”となる毎にロードされ、１゜５ビットばシフ
トレジスタ３１に、２，６ビツトはシフトレジスタ３２
に、３．７ビツトはシフトレジスタ３３にロードされる
。シフトレジスタ３０〜３３はに入力端子５１からのク
ロック信号ＣＫＩに従ってディスプレイデータをシフト
するものである。今、例えば入力端子４９からのディス
プレイデータが「１．０，０．ｌ、１，０，１．ＯＪで
あるとするた、時刻Ｌ１に於ＬｊるＤフリップフロップ
３４の出力信号ｅが同図臼）に示すように“０”である
とすると、ＥＸ−ＯＲゲート３５〜３８の出力信号ｆ−
ｇはそれぞれ同図（Ｊ）〜（Ｍ）に示すものとなる。
の内の０．４ビツトはシフトレジスタ３０にロード信号
りが“ｌ”となる毎にロードされ、１゜５ビットばシフ
トレジスタ３１に、２，６ビツトはシフトレジスタ３２
に、３．７ビツトはシフトレジスタ３３にロードされる
。シフトレジスタ３０〜３３はに入力端子５１からのク
ロック信号ＣＫＩに従ってディスプレイデータをシフト
するものである。今、例えば入力端子４９からのディス
プレイデータが「１．０，０．ｌ、１，０，１．ＯＪで
あるとするた、時刻Ｌ１に於ＬｊるＤフリップフロップ
３４の出力信号ｅが同図臼）に示すように“０”である
とすると、ＥＸ−ＯＲゲート３５〜３８の出力信号ｆ−
ｇはそれぞれ同図（Ｊ）〜（Ｍ）に示すものとなる。
また、時刻ｔ１以前に於けるフリップフロップ３９〜４
２の出力信号ｊｘｍが“０”であるとすると、フリップ
フロップ３９〜４２の出力信号ｊ〜ｍはそれぞれ同図（
Ｎ）〜（Ｑ）に示すものとなる。フリップフロップ３９
の出力信号ｊはＥＸ−ＯＲゲート４６に印加され、フリ
ップフロップ４０〜４２の出力信号に〜ｍはそれぞれＤ
フリップフロップ４３〜４５に印加される。Ｄフリップ
フロップ４３〜４５の出力信号ｎ〜ｐは同図（Ｒ）〜（
Ｔ）に示すように変化し、ＥＸ−ＯＲゲート４６．４７
ニ印加される。ＥＸ−ＯＲゲート４６は信号ｊ、ｎの排
他的論理和を取って同図（Ｕ）に示す信号ｑを出力し、
ＥＸ−ＯＲゲート４４．４５は信号ｏ、ｐの排他的論理
和を取って同図（Ｖ）に示す信号ｒを出力し、ＥＸ−Ｏ
Ｒゲート４８は信号ｑ＋’の排他的論理和を取って同図
（Ｗ）に示す信号Ｓを出力する。
２の出力信号ｊｘｍが“０”であるとすると、フリップ
フロップ３９〜４２の出力信号ｊ〜ｍはそれぞれ同図（
Ｎ）〜（Ｑ）に示すものとなる。フリップフロップ３９
の出力信号ｊはＥＸ−ＯＲゲート４６に印加され、フリ
ップフロップ４０〜４２の出力信号に〜ｍはそれぞれＤ
フリップフロップ４３〜４５に印加される。Ｄフリップ
フロップ４３〜４５の出力信号ｎ〜ｐは同図（Ｒ）〜（
Ｔ）に示すように変化し、ＥＸ−ＯＲゲート４６．４７
ニ印加される。ＥＸ−ＯＲゲート４６は信号ｊ、ｎの排
他的論理和を取って同図（Ｕ）に示す信号ｑを出力し、
ＥＸ−ＯＲゲート４４．４５は信号ｏ、ｐの排他的論理
和を取って同図（Ｖ）に示す信号ｒを出力し、ＥＸ−Ｏ
Ｒゲート４８は信号ｑ＋’の排他的論理和を取って同図
（Ｗ）に示す信号Ｓを出力する。
同図（Ｗ）から判るように、時刻も１〜も２間に於いて
、入力された８ビツト構成のディスプレイデータが直列
データに変換され、ビデオ信号としてＥＸ−ＯＲゲート
４日から出力される。
、入力された８ビツト構成のディスプレイデータが直列
データに変換され、ビデオ信号としてＥＸ−ＯＲゲート
４日から出力される。
発明の効果
以上説明したように、本発明はＮビット構成の並列デー
タを周期′Ｆ毎に１ビツトずつデータを出力する並列直
列変換回路に於いて、前記Ｎビット構成の並列データを
その先頭ビットからＭビット（ＭはＮの約数）ずつ循環
した第１群〜第Ｍ群のデータがそれぞれロードされ、且
つロードされたデータを周期ＭＴのクロック信号によっ
てシフトする第１〜第Ｍのシフトレジスタ（実施例に於
いては出力信号１． ３． ４．２１．２２．３０〜３
３からなる）と、前記第１〜第Ｍのシフトレジスタの出
力信号に基づいて、それぞれの排他的論理和を取ること
により前記ＮピッＩ・構成の並列データを直列データに
変換したデータと同一の直列データを得ることができ、
且つ少なくともＭＴ以上同一の状態を保持する第１〜第
Ｍの信号を出力する信号変換回路（実施例に於いてはＥ
Ｘ−叶ゲート５，６゜２４、２５．３５〜３８、Ｄフリ
ップフロップ８． ９．２３゜２８、３４． ４３〜４
５、フリップフロップ２６．２７．３９〜４２等からな
る）と、前記第１〜第Ｍの信号の排他的論理和を取る手
段（実施例に於いてはＥＸ−ＯＲゲ−）？、２９．４６
〜４８等からなる）とを備えたものであり、周期がＭＴ
のクロック信号を用いて周期Ｔ毎に１ピントずつデータ
を出力することができるものであるから、経済的な構成
で動作速度の速い並列直列変換回路を得ることができる
利点がある。
タを周期′Ｆ毎に１ビツトずつデータを出力する並列直
列変換回路に於いて、前記Ｎビット構成の並列データを
その先頭ビットからＭビット（ＭはＮの約数）ずつ循環
した第１群〜第Ｍ群のデータがそれぞれロードされ、且
つロードされたデータを周期ＭＴのクロック信号によっ
てシフトする第１〜第Ｍのシフトレジスタ（実施例に於
いては出力信号１． ３． ４．２１．２２．３０〜３
３からなる）と、前記第１〜第Ｍのシフトレジスタの出
力信号に基づいて、それぞれの排他的論理和を取ること
により前記ＮピッＩ・構成の並列データを直列データに
変換したデータと同一の直列データを得ることができ、
且つ少なくともＭＴ以上同一の状態を保持する第１〜第
Ｍの信号を出力する信号変換回路（実施例に於いてはＥ
Ｘ−叶ゲート５，６゜２４、２５．３５〜３８、Ｄフリ
ップフロップ８． ９．２３゜２８、３４． ４３〜４
５、フリップフロップ２６．２７．３９〜４２等からな
る）と、前記第１〜第Ｍの信号の排他的論理和を取る手
段（実施例に於いてはＥＸ−ＯＲゲ−）？、２９．４６
〜４８等からなる）とを備えたものであり、周期がＭＴ
のクロック信号を用いて周期Ｔ毎に１ピントずつデータ
を出力することができるものであるから、経済的な構成
で動作速度の速い並列直列変換回路を得ることができる
利点がある。
第１図、第２図はそれぞれ異なる従来例のブロック線図
、第３図は本発明の一実施例のブロック線図、第４図は
第３図の動作説明図、第５図は本発明の他の実施例のブ
ロック線図、第６図は第５図の動作説明図、第７図は本
発明のその他の実施例のブロック線図、第８図は第７図
の動作説明図である。 １、 ３． ４．２１．２２．３０〜３３はシフトレジ
スタ、２はレジスタ、５〜７．２４．２５．２９．３５
〜３８．４６〜４８はＥＸ−ＯＲゲート、８〜１０．２
３．２８．４３〜４５はＤフリップフロップ、２６．２
７．３９〜４２はフリップフロップである。 第 ４ 図 第６図
、第３図は本発明の一実施例のブロック線図、第４図は
第３図の動作説明図、第５図は本発明の他の実施例のブ
ロック線図、第６図は第５図の動作説明図、第７図は本
発明のその他の実施例のブロック線図、第８図は第７図
の動作説明図である。 １、 ３． ４．２１．２２．３０〜３３はシフトレジ
スタ、２はレジスタ、５〜７．２４．２５．２９．３５
〜３８．４６〜４８はＥＸ−ＯＲゲート、８〜１０．２
３．２８．４３〜４５はＤフリップフロップ、２６．２
７．３９〜４２はフリップフロップである。 第 ４ 図 第６図
Claims (1)
- Ｎビット構成の並列データを直列データに変換し、周期
′Ｉ゛毎に１ビツトずつデータを出力する並列直列変換
回路に於いて、前記Ｎビット構成の並列データをその先
頭ビットからＭビット（ＭはＮの約数）ずつ循環させた
第１群〜第Ｍ群のデータがそれぞれロート”され、且つ
ロードされたデータを周期Ｍ ＴのりＵツク信号によっ
てシフトする第１〜第Ｍのシフトレジスタと、前記第１
〜第Ｍのシフトレジスタの出力信号に基づいて、それぞ
れの排他的論理和を取ることにより前記Ｎビット構成の
並列データを直列データに変換したデータと同一の直列
データを得ることができ、且つ少なくともＭＴ以上同一
の状態を保持する第１〜第Ｍの信号を出力する信号変換
回路と、前記第１〜第Ｍの信号のＪＪＦ他的論的論理和
る手段とを備えたことを特徴とする並列直列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202353A JPS6094537A (ja) | 1983-10-28 | 1983-10-28 | 並列直列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202353A JPS6094537A (ja) | 1983-10-28 | 1983-10-28 | 並列直列変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6094537A true JPS6094537A (ja) | 1985-05-27 |
| JPH0233212B2 JPH0233212B2 (ja) | 1990-07-26 |
Family
ID=16456110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202353A Granted JPS6094537A (ja) | 1983-10-28 | 1983-10-28 | 並列直列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094537A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04185021A (ja) * | 1990-11-20 | 1992-07-01 | Fujitsu Ltd | 論理素子による信号の逓倍化方式 |
| JPH08116272A (ja) * | 1991-07-12 | 1996-05-07 | Mitsubishi Electric Corp | 並直列／直並列変換回路 |
| EP1079300A1 (en) * | 1999-08-09 | 2001-02-28 | ATI International SRL | Method and apparatus for serially transmitting graphics data |
| KR100309618B1 (ko) * | 1996-12-13 | 2001-11-15 | 칼 하인쯔 호르닝어 | 병렬/직렬 변환기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146129A (ja) * | 1982-02-24 | 1983-08-31 | Usac Electronics Ind Co Ltd | 並列・直列変換回路 |
-
1983
- 1983-10-28 JP JP58202353A patent/JPS6094537A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146129A (ja) * | 1982-02-24 | 1983-08-31 | Usac Electronics Ind Co Ltd | 並列・直列変換回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04185021A (ja) * | 1990-11-20 | 1992-07-01 | Fujitsu Ltd | 論理素子による信号の逓倍化方式 |
| JPH08116272A (ja) * | 1991-07-12 | 1996-05-07 | Mitsubishi Electric Corp | 並直列／直並列変換回路 |
| KR100309618B1 (ko) * | 1996-12-13 | 2001-11-15 | 칼 하인쯔 호르닝어 | 병렬/직렬 변환기 |
| EP1079300A1 (en) * | 1999-08-09 | 2001-02-28 | ATI International SRL | Method and apparatus for serially transmitting graphics data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0233212B2 (ja) | 1990-07-26 |
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