JPH0822068B2

JPH0822068B2 - ディジタル信号発生回路

Info

Publication number: JPH0822068B2
Application number: JP57101681A
Authority: JP
Inventors: 清一郎岩瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-06-14
Filing date: 1982-06-14
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: JPS58219891A

Description

【発明の詳細な説明】産業上の利用分野本発明は新規なディジタル信号発生回路に関し、特に
ディジタル値が複雑に変化する複数ビットのディジタル
信号をきわめて簡単な回路構成によって発生することの
できる新規なディジタル信号発生回路を提供しようとす
るものである。

背景技術ディジタル信号処理技術の発達に伴って電子技術の各
分野においてディジタル技術が主流を占めつつあり、例
えばカラービテオカメラにおいても画像をディジタル技
術により処理する傾向にある。ところで、例えばそのよ
うに画像処理をディジタル技術によって行なうと、必然
的に種々のディジタル信号を発生させることが必要とな
る。第１図はカラービデオカメラにおいて必要となるい
わゆるブラックバースト信号、即ちビデオ情報を除いた
ところの同期信号だけからなる映像信号の一部を示すも
のであり、この図からもカラービデオカメラ内には振幅
が複雑に変化するアナログ信号に対応したディジタル信
号を発生させる必要のあることが明らかである。

従来技術このようなディジタル信号、例えばブラックバースト
信号を発生する技術として次のものがある。これは本願
出願人が出願〔昭和56年特許願第197438号（特開昭58−
99085号）〕したもので、一つのブラックバースト信号
を複数の信号に分解し、その各パターンに関する情報を
メモリに記憶しておき、その各パターンに関する情報を
所定の順序に従って読み出しして一つのブラックバース
ト信号を得るものである。この技術は、複雑なパターン
を有するブラックバースト信号も例えば1/2H（H;水平期
間）の時間単位で分割してみると比較的少ない種類のパ
ターンの信号が組合わされているにすぎないことに着目
したものであり、この技術によれば比較的小容量のメモ
リを設け、メモリの各領域に各パターン信号の情報を記
憶しておき、その各パターン信号の情報を一定の順序に
従って読み出すことによって複雑にディジタル値が変化
するブラックバースト信号その他のディジタル信号を得
ることができる。

しかしながら、カラービデオカメラ内にパターン信号
記憶用メモリ及びプログラム制御回路を設けることは、
それ等を独立した集積回路（IC）に形成する場合は勿論
のことカラーエンコーダ回路等が形成されたICに形成す
る場合でもカメラの小型化、低価格化を抑制する要因と
なる。

発明の目的そこで、本発明はディジタル値が複雑に変化する複数
ビットのディジタル信号をきわめて簡単な回路構成によ
って発生することのできる新規なディジタル信号発生回
路を提供しようとするものである。

発明の構成本発明ディジタル信号発生回路は、上記目的を達成す
るため、１ビットの一つの入力信号をシフトする複数の
遅延素子からなり該各遅延素子の出力端と接続された複
数の出力端子を有するシフトレジスタと、アンド、オア
及び／又はノット等の複数の論理ゲートにより構成さ
れ、複数の入力端子を有し、該各入力端子がそれぞれ上
記遅延素子のいずれかの出力端と接続され、複数ビット
からなる一つのディジタル信号を各ビット毎の複数の出
力端子に発生するディジタル信号形成用の論理回路と、
からなり、該論理回路は、上記入力信号が上記シフトレ
ジスタを１ビットずつシフトされる毎に前記論理回路か
ら出力される複数ビットのディジタル信号のディジタル
値が所定のパターン通りに変化するように上記論理ゲー
トが配列されていることを特徴とする。

実施例以下に、本発明ディジタル信号発生回路を添付図面に
示した実施例に従って詳細に説明する。

第２図は本発明ディジタル信号発生回路をブラックバ
ースト信号発生回路の一部として使用したカラービデオ
カメラの内部回路の全体を示すブロック図であり、１は
Ｒ信号成分を得るための固体撮像素子、２はＧ信号成分
を得るための固体撮像素子、３はＢ信号成分を得るため
の固体撮像素子で、これらは例えばCCDからなる。該固
体撮像素子１、２、３の離散的出力信号Ｒ、Ｇ、Ｂはプ
リアンプ４、５、６によって適宜増幅され、サンプリン
グ機能と波形成形機能とを兼ね備えたサンプリングホー
ルド回路７、８、９においてサンプリングされてA/Dコ
ンバータ10、11、12へ入力され、そこでディジタル信号
に変換される。このディジタル信号に変換された信号
Ｒ、Ｇ、Ｂはプロセス回路13、14、15においてγ補正、
ペデスタルレベル調整、クランプ、クリップ等の信号処
理が施されてマトリックス16に入力される。そして、該
マトリックス16からは、Ｙ＝0.30R＋0.59G＋0.11B Ｉ＝0.60R−0.28G−0.32B Ｑ＝0.21R−0.52G−0.31B で示される輝度信号Ｙ、クロマ信号Ｉ及びＱが出力され
るようになっている。クロマ信号Ｉ、Ｑは帯域制限回路
17、18において所定の帯域に制限をされたうえで輝度信
号Ｙと共にNTSCカラーエンコーダ19へ入力される。該カ
ラーエンコーダ19は、Ｅ＝Ｙ＋Qsin（ωcsc・ｔ＋33°）＋Icos（ωcsc・ｔ＋
33°）（但し、ここでωcscとはカラーサブキャリア信号の角
速度）で表わされるカラーエンコードを行って信号Ｅを得ると
共に、その信号Ｅにブラックバースト信号発生回路20か
らの信号を加算することによって所望のペデスタルレベ
ルを与え、且つ水平、垂直の同期信号H/V−Sync及びバ
ースト信号Burstを加える働きをする。しかして、該カ
ラーエンコーダ19からはNTSC方式のコンポジット信号が
出力され、そして、このコンポジット信号はD/Aコンバ
ータ21においてアナログ信号に変換される。

第３図はブラックバースト信号発生回路20を示すブロ
ック図であり、同図において22は同期パルス信号H/V−S
yncから８ビットのディジタル同期パルス信号Ｓを得る
ディジタル同期信号発生回路、23はバーストフラグ信号
BurstFlagを受けてバースト形成用の２つのディジタル
信号BI、▲▼を発生するバースト形成用信号発生回
路である。そのディジタル信号BIは所定レベルを有する
バースト信号BurstのＩ成分をサンプリングした時の大
きさのディジタル値を有し、ディジタル信号▲▼は
同じくバースト信号Burstの成分をサンプルした時の
大きさのディジタル値を有する。24はカラーサブキャリ
ア信号Cscの周波数fcscの２倍の周波数2fcscを有するス
イッチング回路信号Csc′により制御されてディジタル
信号BIと▲▼とを交互に出力するスイッチング回
路、25はスイッチング回路24から出力されるディジタル
信号BI及び▲▼とカラーサブキャリア信号Cscとを
受ける排他的論理和回路であり、カラーサブキャリア信
号Cscが「０」の時はスイッチング回路24の出力信号を
そのまま送出し、カラーサブキャリア信号Cscが「１」
の時はスイッチング回路24の出力を反転して送出する役
割を果たす。即ち、該排他的論理和回路25はスイッチン
グ回路24からディジタル信号BI、▲▼を受けてディ
ジタル信号BI、▲▼、▲▼、BQを出力するため
にサブキャリア信号Cscを受けたときにディジタル信号B
I、▲▼をその補数をつくることにより反転するた
めのものである。尚、この排他的論理和回路はディジタ
ル信号BI、▲▼の各ビットと対応して８個設けら
れ、各排他的論理和回路はそれぞれ一方の入力端子に対
応するビットの信号を受け、他方の入力端子にカラーサ
ブキャリア信号Cscを受けるようにされているが、図面
では１個の排他的論理和回路25によって８個を代表させ
ることとした。尚、ディジタル信号BI、▲▼をその
２の補数をつくることにより反転するには排他的論理和
回路25によってディジタル信号BI、▲▼の各ビット
の信号を反転するだけでは不充分で、そのディジタル信
号に更に１を加えることが必要となるが、本実施例にお
いては排他的論理和回路25の出力信号とペデスタルレベ
ル信号発生回路26から発生されるディジタル値「60」の
ペデスタルレベル信号とを加算する加算回路27の最下位
ビット部にキャリーとしてカラーサブキャリア信号Csc
を印加することによって必要な１の加算が行われる。こ
こでディジタル値が「60」のペデスタルレベル信号を排
他的論理和回路25に加えるのはバースト形成用信号23か
ら発生されるところのペデスタルレベルを与えられてい
ないディジタル信号BI、▲▼にペデスタルレベルを
与えるためであるが、ディジタル同期信号発生回路22に
おいてペデスタルレベルが与えられたディジタル信号Ｓ
が出力されるので、28を加算器とした場合には不必要と
なるものである。28はディジタル同期信号Ｓとバースト
信号Burstとからブラックバースト信号を形成するため
のセレクタで、ディジタル同期信号Ｓの発生時とバース
ト信号Burstの発生時とがずれることを利用して適宜な
スイッチング信号によりディジタル同期信号発生回路22
と加算回路27とを交互に選択してブラックバースト信号
BlackBurstを形成し、これを第２図のNTSCカラーエンコ
ーダ19へ送出する。

第４図は第３図のブラックバースト信号発生回路20の
ディジタル同期信号発生回路22を示し、第５図はバース
ト形成用信号発生回路23を示すものであり、この第４図
及び第５図に示すディジタル同期信号発生回路22及びバ
ースト形成用信号発生回路23に本発明が適用されてい
る。

先ず、ディジタル同期信号発生回路22について説明す
る。このディジタル同期信号発生回路22はそれに入力さ
れる同期信号H/V−Syncをシフトする４ビットのシフト
レジスタ29と、ディジタル同期信号形成用の論理回路30
とからなる。31₁〜31₄はシフトレジスタ29を構成する遅
延素子であり、このシフトレジスタ29はカラーサブキャ
リア信号Cscの周波数fcscの４倍の周波数の信号によっ
てこの信号の周期と同一の周期で１ビットずつ同期信号
H/V−Syncをシフトする。

論理回路30は７個のアンド回路32〜38と４個のオア回
路39〜42とからなり、該論理回路30から出力された８ビ
ットのディジタル同期信号Ｓの各ビットの信号S0〜S7は
出力端子TS0〜TS7から出力される。ビット０の信号S0を
出力する出力端子TS0は接地されており、その信号S0は
常に「０」に保たれる。出力端子TS1から出力されるビ
ット１の信号S1はアンド回路32、33及びオア回路39によ
って形成される。アンド回路32は一方の入力端子に遅延
素子31₄の出力信号ｄを反転して受け、他方の入力端子
に遅延素子31₃の出力端子ｃをそのまま受け、出力信号
ｃ・をオア回路39の一方の入力端子へ送出する。又、
アンド回路33は一方の入力端子に遅延素子31₂の出力端
子ｂを受け、他方の入力端子に遅延素子31₁の出力信号
ａを反転して受け、出力端子ｂ・をオア回路39の他方
の入力端子へ送出する。しかして、オア回路39から出力
される信号S1は、ｃ・＋・ｂとなる。

出力端子TS2から出力されるビット２の信号S2はアン
ド回路34、35及びオア回路40によって形成される。アン
ド回路34は遅延素子31₁、31₄の出力信号ａ、ｄを受け
て、出力信号ａ・ｄをオア回路40の一方の入力端子へ送
出し、又アンド回路35は信号ａ、ｄをそれぞれ反転して
受け、出力信号・をオア回路40の他方の入力端子へ
送出する。しかして、オア回路40から出力される信号S2
はａ・ｄ＋・となる。

出力端子TS3から出力されるビット３の信号S3及び出
力端子TS5から出力されるビット５の信号S5は、遅延素
子31₂、及び31₃から出力される出力信号ｂ及びｃを受け
るオア回路41により形成されるので、ｂ＋ｃとなる。

出力端子TS4から出力されるビット４の信号S4はアン
ド回路36〜38とその出力信号を受けるオア回路42とから
なり、アンド回路36は、信号ｂとｃとを受け、アンド回
路37は信号ｃを反転して受けると共に信号ｄをそのまま
受け、アンド回路38は信号ｂを反転して受け、信号ａを
そのまま受ける。しかしてオア回路42から出力される信
号S4はｂ・ｃ＋・ｄ＋・ａとなる。

又、出力端子TS6及びTS7は共に接地されており、それ
から出力されるビット６の信号S6及びビット７の信号S7
は常に「０」を保つ。

しかして、この第４図に示すディジタル同期信号発生
回路22から出力されるディジタル同期信号Ｓの各ビット
の信号S0〜S7は整理すると下記のとおりになる。

S7＝「０」（常に０） S6＝「０」（常に０） S5＝ｂ＋ｃ S4＝ａ・＋ｄ・＋ｂ・ｃ S3＝ｂ＋ｃ S2＝・＋ａ・ｄ S1＝・ｂ＋ｃ・ S0＝「０」（常に０）次に第５図に示すバースト形成用信号発生回路23につ
いて説明する。このバースト形成用信号発生回路23は９
ビットのシフトレジスタ43と、バースト形成用のディジ
タル信号BI及び▲▼を発生する論理回路44と、から
なる。シフトレジスタ43は９個の遅延素子45₁〜45₉から
なり、カラーサブキャリア信号Cscの周波数fcscの４倍
の周波数を有する信号によってこの信号の周期と同一の
周期でバーストフラグ信号BurstFlagを１ビットずつシ
フトする。

論理回路44はディジタル信号BIを形成する部分44I
と、ディジタル信号▲▼を形成する部分44Qとから
なり、44Iはアンド回路46〜51、インバータ52及びオア
回路53、54からなり、ディジタル信号BIの各ビットの信
号BI0〜BI7はTI0〜TI7から出力される。出力端子TI0か
ら出力されるビット０の信号BI0はアンド回路46、47、4
8及びオア回路53によって形成される。アンド回路46は
遅延素子45gの出力信号ｉを反転して受け、それと共に
遅延素子45₅の出力信号ｇをそのまま受け、出力信号
・ｇをオア回路53へ送出する。アンド回路47は前記出力
信号ｇを受けると共に遅延素子45₁の出力信号ｅを反転
して受ける。又、アンド回路48は前記出力信号ｅ及びｉ
をそれぞれ反転して受ける。しかして、アンド回路46〜
48の出力信号を受けるオア回路53から出力される信号BI
0は・ｇ＋ｇ・＋・となる。出力端子TI1及びTI
3から出力されるビット１及びビット３の信号BI1及びBI
3は遅延素子45₅の出力信号ｇをインバータ52によって反
転した信号となる。

出力信号TI2から出力されるビット２の信号BI2はアン
ド回路49〜51及びこれらの出力信号を受けるオア回路54
によって形成される。アンド回路49は、遅延素子45₇の
出力信号ｈを反転して受けると共に遅延素子45₅の出力
信号ｇをそのまま受ける。アンド回路50は前記信号ｇを
受けると共に遅延素子45₃の出力信号ｆを反転して受
け、アンド回路51は前記信号ｆ及びｈをそれぞれ反転し
て受ける。しかして、アンド回路49〜51の出力信号を受
けるオア回路54から出力された信号BI2は・＋・
ｇ＋ｇ・となる。

又、出力端子TI4〜TI7はそれぞれ接地されており、そ
れから出力されるビット４〜ビット７の信号BI4〜BI7は
すべて常に「０」となる。

論理回路44Qはアンド回路55〜62及びオア回路63〜65
からなり、該論理回路44Qから出力される８ビットのデ
ィジタル信号▲▼の各ビットの信号▲▼〜▲
▼は出力端子TQ0〜TQ7から出力される。出力端子
TQ0及びTQ1から出力されるビット０及びビット１の信号
▲▼及び▲▼はアンド回路55、56及びこれ
らから出力信号を受けるオア回路63によって形成され
る。アンド回路55は上記信号ｇを反転して受けると共に
信号ｆをそのまま受ける。アンド回路56は信号ｉを受け
ると共に信号ｈを反転して受ける。しかして、アンド回
路55及び56の出力信号を受けるオア回路63から出力され
る信号▲▼及び▲▼は・ｆ＋・ｉとな
る。

出力端子TQ2から出力される信号▲▼はアンド
回路57、58及びこの出力信号を受けるオア回路64によっ
て形成される。アンド回路57は信号ｉを反転して受ける
と共に信号ｇをそのまま受ける。又、アンド回路58は信
号ｈを受けると共に出力信号ｆを反転して受ける。しか
して、アンド回路57及び58の出力信号を受けるオア回路
64から出力される信号▲▼は・ｇ＋ｈ・であ
る。又、出力端子TQ3から出力される信号▲▼は
アンド回路59〜61及びこれらの出力信号を受けるオア回
路65によって形成される。アンド回路59は信号ｈを反転
して受け、信号ｇをそのまま受ける。アンド回路60は逆
に信号ｇを反転して受け、信号ｈをそのまま受ける。
又、アンド回路61は信号ｆ及びｉをそれぞれ反転して受
ける。しかして、これらアンド回路59〜61の出力信号を
受けるオア回路65から出力される信号▲▼は・
ｇ＋ｈ・＋・となる。又、出力端子TQ4から出力
される信号▲▼は信号ｇ、ｈをそれぞれ反転して
受けるアンド回路62によって形成されるので・とな
る。

又、出力端子TQ5〜TQ7は接地されており、それから出
力されるビット５〜ビット７の信号▲▼〜▲
▼は常に「０」となる。

ここで、第５図に示すバースト形成用信号発生回路23
から出力されるバースト形成用信号BI及び▲▼の各
ビットの信号BI0〜BI7及び▲▼〜▲▼は整
理すると下記のとおりになる。

BI7＝「０」（常に０） BI6＝「０」（常に０） BI5＝「０」（常に０） BI4＝「０」（常に０） BI3＝ BI2＝・＋・ｇ＋ｇ・ BI1＝ BI0＝・ｇ＋・ｇ＋・ ▲▼＝「０」（常に０） ▲▼＝「０」（常に０） ▲▼＝「０」（常に０） ▲▼＝・ ▲▼＝・ｇ＋ｈ・＋・ ▲▼＝・ｇ＋ｈ・ ▲▼＝・ｆ＋ｉ・ ▲▼＝・ｆ＋ｉ・以下に第３図に示すブラックバースト信号発生回路20
の動作を第６図に示すタイムチャートに沿って説明す
る。

ディジタル同期信号発生回路22のシフトレジスタ29に
同期信号H/V−Syncが入力されると、そのシフトレジス
タ29を構成する遅延素子31₁、31₂、31₃、31₄の出力信号
ａ、ｂ、ｃ、ｄの変化に対応してディジタル値が変化す
る同期信号Ｓが論理回路30から出力される。下記の表１
に同期信号H/V−Sync、ａ、ｂ、ｃ、ｄ及びディジタル
同期信号Ｓの変化を示す。

又、バースト形成用信号発生回路23のシフトレジスタ
43にバーストフラッグ信号Burstflagが入力されると、
そのシフトレジスタ43の出力信号ｅ、ｆ、ｇ、ｈ、ｉの
出力信号の変化に対応してディジタル値が変化するバー
スト信号形成用のディジタル信号BI及び▲▼が論理
回路44I及び44Qから出力される。下記の表２にバースト
フラッグ信号BurstFlag、ｅ、ｆ、ｇ、ｈ、ｉ及びバー
スト形成用のディジタル信号BI、▲▼の変化を示
す。

ところで、バースト形成用のディジタル信号BI、▲
▼はカラーサブキャリア信号Cscの周波数fcscの２倍
の周波数2fcscを有するスイッチング信号Csc′によって
制御されるセレクタ24に入力される。従って、セレクタ
からはバースト信号形成用のディジタル信号BI、▲
▼が交互に出力される。そして、このセレクタ24から▲
▼、BI、▲▼、BI、▲▼という風に交互に
出力されるディジタル信号はカラーサブキャリア信号Cs
cが「１」の時は反転されて、「０」の時はそのまま排
他的論理和回路25から加算回路27へ入力される。しかし
て、加算回路27に入力される信号は▲▼、BI、BQ、
▲▼、▲▼、BI、BQ、▲▼、▲▼…と
いうように変化し、ディジタルバースト信号Burstを成
す。このディジタル値は、０、０、０、１、−４、−
５、12、10、−19、−14、24、15、−24、−15、24、1
5、−24、−15…−24、−15、24、15、−24、−15、2
4、14、−19、−10、12、５、−４、−１、０、０、
０、０…というように変化する。このディジタルバース
ト信号Burstは加算回路27においてペデスタルレベル信
号発生回路26からの信号によって「60」が加算されセレ
クタ28へ送出される。このセレクタ28へはそのブラック
バースト信号Burstと共にディジタル同期信号発生回路2
2からのディジタル同期信号Ｓも入力され、このセレク
タ28からは第７図に示すようなブラックバースト信号Bl
ack Burstが出力される。そして、このブラックバース
ト信号Black Burstが第２図に示すNTSCカラーエンコー
ダ19に入力される。

尚、第６図の信号Csc′及びCscを示す部分に記載され
たＩ、、、Ｑはセレクタ24及び排他的論理和回路25
から各時点において出力されるBI、▲▼、▲
▼、BQを示すもので、便宜上Ｂを省略したにすぎない。

又、第７図にはブラックバースト信号の特に水平同期
信号Hsyncに対応する部分及びそれに続く部分を示した
が、垂直同期信号Vsyncに対応する部分も所定のパター
ンになる。

尚、第８図に示すように一つの水平走査期間における
サブキャリア信号Csc（ａ）とその次の水平走査期間に
おけるサブキャリア信号Csc（ｂ）とでは位相が逆転し
ているので、必然的に第７図に示すように一つの水平走
査期間におけるバースト信号Burst（ａ）とその次の水
平走査期間におけるバースト信号Burst（ｂ）（破線で
示す。）との位相関係を互いに逆にすることができる。

上述したように、ブラックバースト信号発生回路20に
よってブラックバースト信号Black Burstを発生するこ
とができる。

ところで、そのブラックバースト信号Black Burstは
第７図から明らかなようにディジタル値が非常に複雑に
変化するが、そのようにディジタル値が複雑に変化する
ブラックバースト信号Black Burstを発生するブラック
バースト信号発生回路20自身はアンド、オア、ノット等
の論理ゲートの組合せによって簡単に構成することがで
きる。即ち、ブラックバースト信号Black Burstのディ
ジタル同期信号Ｓを発生するディジタル同期信号発生回
路22とバースト信号形成用のディジタル信号BI、▲
▼を発生するバースト形成用信号発生回路23とはそれぞ
れ前述のとおり、シフトレジスタ29、43と論理回路30、
44とからなり、論理回路30及び44が複数の論理ゲートの
組合せによって構成されていることは前に説明したとお
りである。

又、シフトレジスタ29、43を構成する遅延素子31₁〜3
1₄、45₁〜45₉も論理ゲートを複数組合わせたフリップフ
ロップによって形成することができる。従って、ディジ
タル同期信号発生回路22及びバースト形成用信号発生回
路23はアンド、オア、ノット等の論理ゲートの組合わせ
によって形成することができる。

又、セレクタ24も複数の論理ゲートの組合わせによっ
て形成することができることは明白である。即ち、セレ
クタ24は要するにBI・Csc′＋▲▼・▲▼
を出力するものであり、従って第９図に示すようなアン
ド回路66、67、ノット回路（インバータ）68及びオア回
路69からなる論理回路をビット数に応じて８個設けるこ
とによって簡単に形成することができる。このことはセ
レクタ28についても同様である。

更に、又、排他的論理和回路25もあらためて説明する
までもなく当然に複数の論理ゲートの組合せによって形
成することができる。

又、ペデスタルレベル信号発生回路26はディジタル値
が60である６ビットの信号「111100」を発生する機能を
有すれば良いので、例えば接地された出力端子を２個、
電源電圧端子に設置された出力端子を４個設けることに
よって構成することができ、論理ゲートすら必要としな
い。そして、加算回路27も複数の論理ゲートからなるア
ダーをビット数と同数設けることによって形成すること
ができるので、加算回路27もやはり論理ゲートの組合せ
によって形成することができる。

しかして、ブラックバースト信号発生回路20の全体を
アンド、オア、ノットという基本的な論理ゲートの組合
せによって構成することができる。従って、市販されて
いる例えば第10図に示すようなプログラマブルロジック
アレイ（PLA）によってブラックバースト信号発生回路2
0を構成することができる。即ち、このようなプログラ
マブルロジックアレイ（PLA）は第10図における縦横の
ラインからなるマトリックスの適宜の交点を例えばROM
ライタによる書き込みによって接続することにより任意
の論理回路を得ることができる。従って、ブラックバー
スト信号を発生するために特別に回路設計することが必
要でなくなり、カラービデオカメラの低価格化を図るこ
とができる。勿論、ブラックバースト信号を得るため
に、ブラックバースト信号を複数のパターンの信号に分
解し、その各パターンの信号に関する情報をメモリに記
憶しておき、その情報を所定の順序に従って読み出すと
いうようなことは必要でなくなり、従ってパターン信号
記憶用メモリ、パターン信号を所定の順序で読み出すた
めのプログラム制御回路等の比較的複雑な回路を必要と
しなくなることはいうまでもない。

以上に述べたように、本発明ディジタル信号発生回路
は、１ビットの一つの入力信号をシフトする複数の出力
端子を有するシフトレジスタと、該シフトレジスタの複
数の出力端子と接続され、複数の論理ゲートより構成さ
れたディジタル信号形成用の論理回路と、からなり、該
論理回路の出力信号の配列により、複数ビットよりなる
１つのディジタル信号を発生させるようにしてなること
を特徴とするものであり、従って、シフトレジスタによ
って１ビットの１つの入力信号をシフトさせることによ
って論理回路の出力信号の配列により複数ビットディジ
タル値が予め設定した通りに変化するディジタル信号を
発生させることができる。依ってディジタル値が非常に
複雑に変化するようなディジタル信号も何ビットかのシ
フトレジスタと、いくつかの論理ゲートを組合せること
によって形成された論理回路とからなる簡単な構成の回
路によって得ることができる。

第11図は本発明ディジタル信号発生回路を適用した別
のカラービデオカメラ回路の要部を示すものである。こ
のカラービデオカメラ回路はNTSCカラーエンコーダ19に
入力される各ディジタル信号に上位ビット程遅延量が大
きくなるような遅延を生じさせるようにしたものであ
る。このような遅延を生ぜしめるのはNTSCカラーエンコ
ーダ19内の加算回路を低速論理素子によって形成するこ
とができるようにするためである。

即ち、第２図乃至第５図に示したカラービデオカメラ
回路を含めディジタルカラービデオカメラ回路において
は一般に複数ビット、例えば８ビットのデータどうしの
加算をする加算回路には非常に高速の論理素子例えばTT
LやECLを用いる必要がある。というのは、複数ビットの
信号どうしを加算する場合は一般に先ず最下位ビットど
うしの加算をしキャリーの有無が確定してからそれより
１つ上位のビットどうしを加算をするというように下位
ビットの加算を終えてから上位ビットの加算に移らなけ
ればならず、全ビットを同時に加算することはできな
い。勿論、キャリールックアヘッド回路を有する加算回
路を使用すれば全ビットを同時に加算することができる
が、この場合にはキャリールックアヘッド回路を設けな
ければならないので加算回路は著しく大型化してしま
い、カラービデオカメラ回路の小型化が著しく制約され
てしまうので好ましくない。そのため、下位ビットから
上位ビットの順で加算を行うような加算回路を用いた場
合には例えば８ビットのデータの加算をカラーサブキャ
リア信号の周波数の例えば４倍の周波数を有するクロッ
クパルスの１周期内で行なわなければならない。従っ
て、加算回路はTTLやECL等の高速論理素子を用いる必要
があり、そのため加算回路の高集積化、低電力化が制約
を受ける。しかして、第11図のカラービデオカメラ回路
は加算回路の論理素子として低速動作のCMOSを用いるこ
とができるようにし、それによって高集積化、低消費電
力化を図ったものである。

第11図において70、71、72及び73は遅延回路であり、
遅延回路70はNTSCカラーエンコーダ19へ入力されるクロ
マ信号Ｉの伝送経路に設けられ、遅延回路71は同じくク
ロマ信号Ｑの伝送経路に設けられ、遅延回路72は同じく
輝度信号Ｙの伝送経路に設けられている。遅延回路70、
71及び72はそれぞれ第12図に示すようにクロックパルス
の１周期分信号を遅延させる多数の遅延素子74、74から
なり、上位ビットほど遅延量が大きくなるように構成さ
れている。具体的にはビット０は遅延量が０、ビット１
は遅延量がクロックパルスの１周期分、ビット２は遅延
量がクロックパルスの２周期分というようにして上位ビ
ットになる程遅延量がクロックパルスの１周期分増える
ようにされている。

一方遅延回路73はNTSCカラーエンコーダ19とD/Aコン
バータ21との間に介挿されており、遅延回路70〜72と同
様にクロックパルスの１周期分信号を遅延させる多数の
遅延素子74、74、…からなる。しかし、この遅延回路73
は遅延回路70〜72と逆に最上位ビットの遅延量が０で下
位ビットになるほど遅延量がクロックパルスの１周期分
ずつ大きくされており、最下位ビットの遅延量はクロッ
クパルスの周期の７倍となる。

このように、NTSCカラーエンコーダ19に入力されるク
ロマ信号Ｉ、Ｑ及び輝度信号Ｙを遅延回路70、71、72に
通すのは、NTSCカラーエンコーダにおいて演算をクロッ
クパルスの１周期あたり１ビットの処理速度で行うよう
にするためである。即ち、クロマ信号Ｉ、Ｑ及び輝度信
号Ｙを遅延回路70、71及び72を介してNTSCカラーエンコ
ーダ19へ入力するようにしたので、上記各ディジタル信
号はそれぞれ全ビットが同時にではなくクロックパルス
の１周期と同じ時間間隔をおいて最下位ビットから１ビ
ットずつ順番にNTSCカラーエンコーダ19へ入力される。
従って、NTSCカラーエンコーダ19内の加算回路の各ビッ
ト部においてはクロックパルスの１周期内に１ビット分
の演算処理を行うことができれば良い。であるから、NT
SCカラーエンコーダ19内の加算回路の演算速度は低くて
良い。従って、NTSCカラーエンコーダ19には低速論理素
子であるCMOSを用いることができ、高集積化、低消費電
力化を図ることができる。なお、このビットによる遅延
量の差のつけ方は、１ビットごとに１ビットの関係に限
定されずいろいろな場合がありうる。

NTSCカラーエンコーダ19とD/Aコンバー21との間に介
挿された遅延回路73はNTSCカラーエンコーダ19から出力
された信号のビット間の上述した遅延をなくすものであ
る。即ち上述したことから明らかなようにNTSCカラーエ
ンコーダ19の出力信号は最下位ビットから順番に出力さ
れるので、遅延回路73によって最下位の信号を最も遅延
させ、上位ビット程遅延量を小さくすることにより一つ
のデジタル信号の全ビットが同時にD/Aコンバータ21に
入力されるようにするのである。ところで、ブラックバ
ースト信号発生回路20から出力されたブラックバースト
信号Black BurstはNTSCカラーエンコーダ19内において
Ｙ＋Qsin（ωcsc・ｔ＋33°）＋Icos（ωcsc・ｔ＋33
°）で表わされるカラーエンコードによって得られた信
号Ｅと加算される。従って、ブラックバースト信号Blac
k Burstにも輝度信号Ｙ、クロマ信号Ｉ、Ｑと同じよう
に上位ビット程遅延量が大きくなるような遅延を生じさ
せなければならない。第11図に示すブラックバースト信
号発生回路20aはそのような遅延のあるブラックバース
ト信号を発生するようにされている。

第14図はブラックバースト信号発生回路20aのディジ
タル同期信号発生回路22aを示すものであり、先の第12
図、第13図に示すようなビットによる遅延量のちがいが
２ビットあたり１遅延量の比率の場合のものである。こ
の回路22aは遅延素子75₁〜75₆からなる６ビットのシフ
トレジスタ76と、論理回路77とからなる。論理回路77は
アンド回路78〜84及びオア回路85〜89からなる。

この論理回路77から出力されるデジタル同期信号Ｓの
最下位ビットの信号S0は常に「０」を保つ。ビット１の
信号S1はアンド回路78、79及びその出力信号を受けるオ
ア回路85によって形成される。アンド回路78が遅延素子
75₄の出力信号ｄ′を反転して受けると共に遅延素子75₃
の出力信号ｃ′を受ける。アンド回路79は遅延素子75₂
の出力信号ｂ′を受けると共に遅延素子75₁の出力信号
ａ′を反転して受ける。しかして、アンド回路78、79の
出力信号を受けるオア回路85の出力信号S1は▲▼・
ｃ′＋ｂ′・▲▼である。ビット２の信号S2はアン
ド回路80、81及びその出力信号を受けるオア回路86によ
って形成される。アンド回路80は遅延素子75₂及び75₅の
出力信号ｂ′及びｅ′をそれぞれ反転して受け、又、ア
ンド回路81はその信号ｂ′及びｅ′をそれぞれそのまま
受ける。しかして、アンド回路80及び81の出力信号を受
けるオア回路86の出力信号S2は▲▼・▲▼＋
ｂ′・ｅ′である。ビット３の信号S3は遅延素子76₃及
び76₄の出力信号ｃ′及びｄ′を受けるオア回路87によ
って形成されるので、ｃ′＋ｄ′となる。ビット４の信
号S₄はアンド回路82〜84及びそれから出力信号を受ける
オア回路88によって形成される。アンド回路82は信号
ｃ′を受けると共に信号ｄ′を反転して受け、アンド回
路83は遅延素子76₆の出力信号ｆ′を受けると共に遅延
素子76₅の出力信号ｅ′を反転して受け、そしてアンド
回路84は遅延素子75₄及び76₅の出力信号ｄ′及びｅ′を
受ける。しかして、アンド回路82〜84の出力信号を受け
るオア回路88から出力される信号S4はｃ′・▲▼＋
ｆ′▲▼＋ｄ′・ｅ′となる。又、ビット５の信号
S5は遅延素子75₄及び75₅の出力信号ｄ′及びｅ′を受け
るオア回路89から出力され、従ってそのS5はｄ′＋ｅ′
である。尚、ビット６の信号S6及びビット７の信号S7は
常に「０」を保つようにされている。

このディジタル同期信号発生回路20aから出力される
信号Ｓの各ビットの信号S0〜S7を整理して示すと次のと
うりである。

S7＝「０」（常に「０」） S6＝「０」（常に「０」） S5＝ｄ′＋ｅ′ S4＝ｃ′・▲▼＋▲▼・ｆ′＋ｄ′・ｅ′ S3＝ｃ′＋ｄ′ S2＝ｂ′・ｅ′＋▲▼・▲▼ S1＝▲▼・ｃ′＋▲▼・ｂ′ S0＝「０」第15図はディジタル同期信号発生回路22aの入力信
号、即ち、同期信号H/V−Syncと、出力信号Ｓの各ビッ
トの信号S0〜S7とを示すものである。同図において破線
は第２図乃至第８図に示す実施例のようにNTSCカラーエ
ンコーダ19に入力される信号に前述したビット間におけ
る遅延を与えない場合において必要とする信号S0〜S7を
示すものである。

尚、この第11図に示す実施例においてはバースト信号
Burstにもディジタル同期信号Ｓと同様にビットによっ
て遅延量の異なる遅延を生じさせる必要があり、従って
バースト形成用信号発生回路23aも出力信号にそのよう
な遅延生じるようにされているが、その回路構成につい
ての図示、説明を省略する。

上述したディジタル同期信号発生回路22、22a及びバ
ースト形成用信号発生回路23はあくまで本発明の実施例
にすぎず、本発明には種々の実施態様が考えられ、本発
明は上述したものに限定されない。

発明の効果以上に述べたように、本発明ディジタル信号発生回路
は、１ビットの一つの入力信号をシフトする複数の遅延
素子からなり該各遅延素子の出力端と接続された複数の
出力端子を有するシフトレジスタと、アンド、オア及び
／又はノット々の複数の論理ゲートにより構成され、複
数の入力端子を有し、該各入力端子がそれぞれ上記遅延
素子のいずれかの出力端と接続され、複数ビットよりな
る一つのディジタル信号を各ビット毎の複数の出力端子
に発生するディタル信号形成用の論理回路と、からな
り、該論理回路は、上記入力信号が上記シフトレジスタ
を１ビットずつシフトされる毎に前記論理回路から出力
される複数ビットのディジタル信号のディジタル値が所
定のパターン通りに変化するように上記論理ゲートが配
列されているので、シフトレジスタによって１ビットの
一つの入力信号をシフトさせることによって論理回路の
出力に予め設定した通りに変化するディジタル信号を発
生させことができる。

また、ディジタル値が非常に複雑に変化するようなデ
ィジタル信号も何ビットかのシフトレジスタと、いくつ
かの論理ゲートを組み合わせることによって形成された
論理回路とからなる簡単な構成によって得ることができ
る。

【図面の簡単な説明】

第１図はブラックバースト信号の一部を示すタイムチャ
ート、第２図乃至第10は本発明ディジタル信号発生回路
の実施の一例を説明するためのもので、第２図はカラー
ビデオカメラ回路の全体を示すブロック図、第３図は第
２図に示す回路の一部を成し本発明が適用されるブラッ
クバースト信号発生回路を示すブロック図、第４図は本
発明ディジタル信号発生回路を実施してなるディジタル
同期信号発生回路を示す回路図、第５図は本発明ディジ
タル信号発生回路を実施してなるバースト形成用信号発
生回路を示す回路図、第６図はブラックバースト信号発
生回路の動作を説明するためのタイムチャート、第７図
はブラックバースト信号発生回路から出力されるブラッ
クバースト信号を示すタイムチャート、第８図は互いに
位相が逆転するバースト信号を発生する原理を説明する
ためのタイムチャート、第９図はセレクタの一例を示す
回路図、第10図は本発明ディジタル信号発生回路の実施
に用いることのできるプログラマブルロジックアレイの
一例を示す回路図、第11図乃至第15図は本発明ディジタ
ル信号発生回路の他の実施例を説明するためのもので、
第11図はビデオカメラ回路の要部を示すブロック図、第
12図及び第13図は遅延回路を示すブロック図、第14図は
本発明ディジタル信号発生回路を実施してなるディジタ
ル同期信号発生回路を示す回路図、第15図はディジタル
同期信号発生回路から発生されたディジタル信号の各ビ
ットの信号の変化を示すタイムチャートである。符号の説明 22、22a、23…ディジタル信号発生回路、29、43、76…
シフトレジスタ、30、44、77…論理回路、31、45、75、
…遅延素子、32〜38、46〜51、55〜62、78〜84…アンド
回路、39〜41、53、54、63〜65、85〜89…オア回路、52
…ノット回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭52−3353（ＪＰ，Ａ) 特開昭53−140961（ＪＰ，Ａ) 特開昭54−101076（ＪＰ，Ａ) 電子通信学会編「ディジタル信号処理」昭和55年８月10日社団法人電子通信学会発行Ｐ．71〜76

Claims

【特許請求の範囲】

【請求項１】１ビットの一つの入力信号をシフトする複
数の遅延素子（31₁〜31₄、45₁〜45₉）からなり該各遅延
素子（31₁〜31₄、45₁〜45₉）の出力端と接続された複数
の出力端子を有するシフトレジスタ（29、43）と、アンド、オア及び／又はノット等の複数の論理ゲート
（32〜42、46〜65）により構成され、複数の入力端子を
有し、該各入力端子がそれぞれ上記遅延素子（31₁〜3
1₄、45₁〜45₉）のいずれかの出力端と接続され、複数ビ
ットよりなる一つのディジタル信号を各ビット毎の複数
の出力端子に発生するディジタル信号形成用の論理回路
（30、44I、44Q）と、からなり、上記論理回路（30、44I、44Q）は、上記入力信号が上記
シフトレジスタ（29、43）を１ビットずつシフトされる
毎に前記論理回路（30、44I、44Q）から出力される複数
ビットのディジタル信号のディジタル値が所定のパター
ン通りに変化するように上記論理ゲートが配列されてい
ることを特徴とするディジタルパターン信号発生回路
【請求項２】１ビットの一つの入力信号はバーストフラ
グ信号であり、一つのディジタル信号はディジタルバースト信号であることを特徴とする特許請求の範囲第１項記載のディジタ
ルパターン信号発生回路
【請求項３】１ビットの一つの入力信号は水平又は垂直
同期信号であり、一つのディジタル信号はディジタル同期信号であることを特徴とする特許請求の範囲第１項記載のディジタ
ルパターン信号発生回路