JPS6094773A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS6094773A JPS6094773A JP58201655A JP20165583A JPS6094773A JP S6094773 A JPS6094773 A JP S6094773A JP 58201655 A JP58201655 A JP 58201655A JP 20165583 A JP20165583 A JP 20165583A JP S6094773 A JPS6094773 A JP S6094773A
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- Japan
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- region
- insulating film
- gate insulating
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、例えば絶縁物、半絶縁物または半導体結晶か
らなる基板上に形成された絶縁ゲート型の電界効果トラ
ンジスタに関し、特にチャネル領域の両方の表面上に、
絶縁膜を介してゲート電極を各々設けた電界効果トラン
ジスタに関するものである。
らなる基板上に形成された絶縁ゲート型の電界効果トラ
ンジスタに関し、特にチャネル領域の両方の表面上に、
絶縁膜を介してゲート電極を各々設けた電界効果トラン
ジスタに関するものである。
［従来技術］
第１図はチャネル領域の両方の表面−ヒに、絶縁膜を介
してゲート電極を各々設けた従来の電界効果トランジス
タの一例についての断面を示し、ここに、ｌは絶縁物、
半絶縁物または半導体結晶からなる基板、２は基板ｌ上
に形成した絶縁層。
してゲート電極を各々設けた従来の電界効果トランジス
タの一例についての断面を示し、ここに、ｌは絶縁物、
半絶縁物または半導体結晶からなる基板、２は基板ｌ上
に形成した絶縁層。
３は絶縁層２−Ｈに形成した下部ゲート絶縁膜、４１．
５１．８１および７１は、それぞれ、ゲート絶縁膜３上
に形成した絶縁層、ソース領域、ドレイン領域およびチ
ャネル領域である。
５１．８１および７１は、それぞれ、ゲート絶縁膜３上
に形成した絶縁層、ソース領域、ドレイン領域およびチ
ャネル領域である。
チャネル領域７１の両側の一方に、ソース領域５１が配
置され、同他方にドレイン領域６１が配置され、ソース
領域５１およびドレイン領域６１の外側に絶縁層４１が
配置されている。
置され、同他方にドレイン領域６１が配置され、ソース
領域５１およびドレイン領域６１の外側に絶縁層４１が
配置されている。
チャネル領域７１上、ソース領域５１上の一部およびド
レイン領域６Ｌｌ二の一部を覆うように上部ゲート絶縁
膜８が、上部ゲート絶縁膜８上には−Ｌ部ゲート電極９
が形成されている。
レイン領域６Ｌｌ二の一部を覆うように上部ゲート絶縁
膜８が、上部ゲート絶縁膜８上には−Ｌ部ゲート電極９
が形成されている。
ソース領域５１上の残余の一部、ドレイン領域８１上の
残余の一部および絶縁層４１上には絶縁層ｌＯか形成さ
れ、−上部ゲート絶縁膜８の両側の一方と絶縁層１０と
の間には、ソース領域５１に接するソース電極１１が設
けられ、上部ゲート絶縁膜８の両側の他方と絶縁層１０
との間には、ドレイン領域６１に接するドレイン電極１
２が設けられている。
残余の一部および絶縁層４１上には絶縁層ｌＯか形成さ
れ、−上部ゲート絶縁膜８の両側の一方と絶縁層１０と
の間には、ソース領域５１に接するソース電極１１が設
けられ、上部ゲート絶縁膜８の両側の他方と絶縁層１０
との間には、ドレイン領域６１に接するドレイン電極１
２が設けられている。
チャネル領域７１の下には、絶縁層３と同一面上に位置
するように下部ゲート電極１３が形成されている。
するように下部ゲート電極１３が形成されている。
以上のような構成において、下部ゲート電極１３は、次
のような不都合を防止する。すなわち、下部ゲート電極
１３がないと、例えば、ドレイン電界が基板ｌ中に達し
て、ソース領域５１の付近に至り、その結果ソース領域
５１とチャネル領域７１との間の障壁電位が低下する。
のような不都合を防止する。すなわち、下部ゲート電極
１３がないと、例えば、ドレイン電界が基板ｌ中に達し
て、ソース領域５１の付近に至り、その結果ソース領域
５１とチャネル領域７１との間の障壁電位が低下する。
しかし、下部ゲート電極１３が存在することによって、
ドレイン電界が基板１中においてソース領域５１の付近
に達しにくくなるから、ソース領域５１とチャネル領域
７１との間の障壁電位が低下することが防止される。ま
た、チャネル長を短くしたときに、しきい値電圧が低下
すること、すなわち、いわゆる短チヤネル効果を抑制す
る。
ドレイン電界が基板１中においてソース領域５１の付近
に達しにくくなるから、ソース領域５１とチャネル領域
７１との間の障壁電位が低下することが防止される。ま
た、チャネル長を短くしたときに、しきい値電圧が低下
すること、すなわち、いわゆる短チヤネル効果を抑制す
る。
しかしながら、上述のよう・な電界効果トランジスタに
おいては、例えば、チャネル領域７１の両方の表面に反
転層７１Ａが形成されると、チャネル領域７１内には、
その両方の表面から厚さ方向の中心に向って所定の厚さ
の空乏層７１Ｂが形成されると共に、その厚さ方向の中
心部分に空乏層とならない領域？ＩＣが残ることかある
。
おいては、例えば、チャネル領域７１の両方の表面に反
転層７１Ａが形成されると、チャネル領域７１内には、
その両方の表面から厚さ方向の中心に向って所定の厚さ
の空乏層７１Ｂが形成されると共に、その厚さ方向の中
心部分に空乏層とならない領域？ＩＣが残ることかある
。
したがって、例えば、ドレイン電界が領域７１Ｂ内を通
して、ソース領域５１の付近に至り、その結果、ソース
領域５１とチャネル領域７１との間の障壁電位にドレイ
ン電界が与える影響は、」一部ゲート電極のみを有する
単一ゲート型の電界効果トランジスタにおいて、ソース
領域とチャネル領域との間の障壁電位にドレイン電界が
与える影響と同等程度に低下してしまう。すなわち、領
域７１Ｃが形成されることによって、上述のような２つ
のゲート電極を持つ２重ゲート型の構造の電界効果トラ
ンジスタは領域７１Ｇをその間にはさんで、２つの単一
ゲート型の電界効果トランジスタが対向して配置された
構造と実質的に等価であるとみなすことができるからで
ある。このため、短チヤネル効果抑制の効果を期待する
ことが困難である。
して、ソース領域５１の付近に至り、その結果、ソース
領域５１とチャネル領域７１との間の障壁電位にドレイ
ン電界が与える影響は、」一部ゲート電極のみを有する
単一ゲート型の電界効果トランジスタにおいて、ソース
領域とチャネル領域との間の障壁電位にドレイン電界が
与える影響と同等程度に低下してしまう。すなわち、領
域７１Ｃが形成されることによって、上述のような２つ
のゲート電極を持つ２重ゲート型の構造の電界効果トラ
ンジスタは領域７１Ｇをその間にはさんで、２つの単一
ゲート型の電界効果トランジスタが対向して配置された
構造と実質的に等価であるとみなすことができるからで
ある。このため、短チヤネル効果抑制の効果を期待する
ことが困難である。
［目的］
したがって、本発明の目的は、以上のような問題を解消
して、しきい値電圧を低下させることなくチャネル長を
短くすることができ、これによって動作時間を短くし、
しかも集積密度を高くすることができる電界効果トラン
ジスタを提供することにある。
して、しきい値電圧を低下させることなくチャネル長を
短くすることができ、これによって動作時間を短くし、
しかも集積密度を高くすることができる電界効果トラン
ジスタを提供することにある。
［発明の構成］
かかる目的を達成するために、本発明は、チャネル領域
と、チャネル領域の一方の表面上に形成した第１ゲート
絶縁膜と、第１ゲート絶縁膜北に形成した第１ゲート電
極と、チャネル領域の他方の表面上に形成した第２ゲー
ト絶縁膜と、第２ゲート絶縁膜上に形成した第２ゲート
電極とを有し、チャネル領域の両方の表面にそれぞれ反
転層が形成されたときに、チャネル領域における２つの
反転層間の部分が空乏層によって満たされるように、チ
ャネル領域における両方の表面間の厚さを定める。
と、チャネル領域の一方の表面上に形成した第１ゲート
絶縁膜と、第１ゲート絶縁膜北に形成した第１ゲート電
極と、チャネル領域の他方の表面上に形成した第２ゲー
ト絶縁膜と、第２ゲート絶縁膜上に形成した第２ゲート
電極とを有し、チャネル領域の両方の表面にそれぞれ反
転層が形成されたときに、チャネル領域における２つの
反転層間の部分が空乏層によって満たされるように、チ
ャネル領域における両方の表面間の厚さを定める。
［実施例］
以下に本発明を図面を参照して詳細に説明すする。
８２図は本発明にかかる電界効果トランジスタの一実施
例を示す断面図であり、図中、第１図と同様の部分は同
一符号で示し、その詳細な説明は省略する。第２図に示
すように、４は、ゲート絶縁膜３上に形成した絶縁層、
５はゲート絶縁膜３上に形成したソース領域、６はゲー
ト絶縁膜３上に形成したドレイン領域、７はグーＩ・絶
縁膜３」ニに形成したチャネル領域である。
例を示す断面図であり、図中、第１図と同様の部分は同
一符号で示し、その詳細な説明は省略する。第２図に示
すように、４は、ゲート絶縁膜３上に形成した絶縁層、
５はゲート絶縁膜３上に形成したソース領域、６はゲー
ト絶縁膜３上に形成したドレイン領域、７はグーＩ・絶
縁膜３」ニに形成したチャネル領域である。
なお、以下においては、第２図に示す電界効果トランジ
スタに関して、下記条件を満たしているものとして説明
する。すなわち、チャネル領域７にｎチャネルを形成し
、チャネル領域７の不純物濃度を一様にし、トランジス
タの主動作領域外部において、オーム性接触を通じてソ
ース領域５と同一の電位にチャネル領域７をバイアスし
た。
スタに関して、下記条件を満たしているものとして説明
する。すなわち、チャネル領域７にｎチャネルを形成し
、チャネル領域７の不純物濃度を一様にし、トランジス
タの主動作領域外部において、オーム性接触を通じてソ
ース領域５と同一の電位にチャネル領域７をバイアスし
た。
第２図に示すように、チャネル領域７の厚さＴＳｉを、
次のようにして決定する。すなわち、一般に、電界効果
トランジスタにおいては、チャネル領域の表面に反転層
が形成されるときには、チャネル領域における反転層下
の部分に空乏層が形成される、その空乏層の厚さＤは、 によって表わされる。ここに、８．はチャネル領域を形
成する半導体の誘電率、ｑは電子電荷、 ＮＡはチャネ
ル領域の不純物濃度である。
次のようにして決定する。すなわち、一般に、電界効果
トランジスタにおいては、チャネル領域の表面に反転層
が形成されるときには、チャネル領域における反転層下
の部分に空乏層が形成される、その空乏層の厚さＤは、 によって表わされる。ここに、８．はチャネル領域を形
成する半導体の誘電率、ｑは電子電荷、 ＮＡはチャネ
ル領域の不純物濃度である。
φ、は、ｋをボルツマン定数、Ｔを絶対温度、ｎｌを真
性キャリア濃度とすると、次式によって表わされる。
性キャリア濃度とすると、次式によって表わされる。
ｑ ・・穎
本発明においては、チャネル領域７の厚さＴＳＩを、第
２図に示すように、−例として、ＴＳＩ＜２Ｄ０１．（
３） となるように決定する。
２図に示すように、−例として、ＴＳＩ＜２Ｄ０１．（
３） となるように決定する。
この（３）式は、チャネル領域７の上下両方の表面に反
転層７Ａが形成されたときに、チャネル領域７における
」−下２つの反転層７Ａの内側の部分か空乏層７Ｂによ
って満たされるのに十分な条件である。
転層７Ａが形成されたときに、チャネル領域７における
」−下２つの反転層７Ａの内側の部分か空乏層７Ｂによ
って満たされるのに十分な条件である。
したがって、上記（３）式を満足することによって、チ
ャネル領域７における２つの反転層７Ａの内側の部分を
空乏層によって満たすことができる。
ャネル領域７における２つの反転層７Ａの内側の部分を
空乏層によって満たすことができる。
これによって、例えは、ドレイン電界の影響を受けずに
、ソース領域５とチャネル領域７との間の障壁電位が低
下することを抑えることかできる。
、ソース領域５とチャネル領域７との間の障壁電位が低
下することを抑えることかできる。
次いで、第２図に示すように、上部ゲート絶縁膜８の膜
厚と下部ゲート絶縁膜３の膜圧とが等しく、上部ゲート
電極８の材質と下部ゲート電極１３の材質とか等しいよ
うな上下対称構造を持った本発明電界効果トランジスタ
について、しきい値電圧のチャネル長依存性をめた結果
を第３図に示す。
厚と下部ゲート絶縁膜３の膜圧とが等しく、上部ゲート
電極８の材質と下部ゲート電極１３の材質とか等しいよ
うな上下対称構造を持った本発明電界効果トランジスタ
について、しきい値電圧のチャネル長依存性をめた結果
を第３図に示す。
第３図は、ＮＡ＝ ４ Ｘ １０１６．ｃｍ″３テあり
、上部および下部ゲート絶縁膜８および１３の膜厚ｔＯ
Ｘが２０ｎｍであり、上記（３）式を満足するチャネル
領域７の３つの各々異なった厚さＴ、ムを持つ本発明電
界効果トランジスタの各々に対して、２つのドレイン電
圧ＶｄＳ、スナわち、 ０．１（Ｖ） オよび４．０（
Ｖ）を選定してめた、しきい値電圧のチャネル長依存性
を示す。第３図中の実線はＶお＝０．１（Ｖ）の場合を
示し、破線はＶ、、 ＝ ４．０ｍの場合を示す。
、上部および下部ゲート絶縁膜８および１３の膜厚ｔＯ
Ｘが２０ｎｍであり、上記（３）式を満足するチャネル
領域７の３つの各々異なった厚さＴ、ムを持つ本発明電
界効果トランジスタの各々に対して、２つのドレイン電
圧ＶｄＳ、スナわち、 ０．１（Ｖ） オよび４．０（
Ｖ）を選定してめた、しきい値電圧のチャネル長依存性
を示す。第３図中の実線はＶお＝０．１（Ｖ）の場合を
示し、破線はＶ、、 ＝ ４．０ｍの場合を示す。
なお、ここで、短チヤネル効果抑制の効果を評価するた
め、飽和しきい値電圧が得られるような十分に長いチャ
ネル長におけるしきい値′市圧値より２０ｍＶ低下した
しきい値電圧値となるチャネル長をＬｏ と定義する。
め、飽和しきい値電圧が得られるような十分に長いチャ
ネル長におけるしきい値′市圧値より２０ｍＶ低下した
しきい値電圧値となるチャネル長をＬｏ と定義する。
一方、比較のために、ＮＡおよび」回部ゲート絶縁膜の
膜厚が本発明電界効果トランジスタにおけるＮＡおよび
上部ゲート絶縁膜と同じであり、チャネル領域の厚さを
、チャネル領域の表面に反転層が形成されたときにその
下に形成される空乏層の厚さとして１５７ｎｍが得られ
るような厚さにしたこれに対し、 ＴＳ、＝ ３０Ｏｎ
＋ｎの本発明電界効果トランジスタにおいてＶｄｆｆ
＝ ４．ＯｖとしたときのＬｏは、第３図から明らかな
ように １．２ｐＬｍであった。したがって、この場合
、比較のための単一ゲート型の電界効果トランジスタに
おけるチャネル長よりも本発明電界効果トランジスタに
おけるチャネル長の方を２０％短くすることができるこ
とが明らかである。
膜厚が本発明電界効果トランジスタにおけるＮＡおよび
上部ゲート絶縁膜と同じであり、チャネル領域の厚さを
、チャネル領域の表面に反転層が形成されたときにその
下に形成される空乏層の厚さとして１５７ｎｍが得られ
るような厚さにしたこれに対し、 ＴＳ、＝ ３０Ｏｎ
＋ｎの本発明電界効果トランジスタにおいてＶｄｆｆ
＝ ４．ＯｖとしたときのＬｏは、第３図から明らかな
ように １．２ｐＬｍであった。したがって、この場合
、比較のための単一ゲート型の電界効果トランジスタに
おけるチャネル長よりも本発明電界効果トランジスタに
おけるチャネル長の方を２０％短くすることができるこ
とが明らかである。
なお、第３［Δから、ＴＳＩ ＝ ２００ｎｍのときＬ
ｏは約０．９Ｉｊ、ｍとなり、ＴＳｌ ＝ １１００ｎ
のときＬｏは約Ｑ、６ ｐＬｍとなることが明らかであ
る。このように、上記（３）式を満たす条件において、
Ｔ、１を小さくするほど、Ｌｏを小さくすることができ
る。
ｏは約０．９Ｉｊ、ｍとなり、ＴＳｌ ＝ １１００ｎ
のときＬｏは約Ｑ、６ ｐＬｍとなることが明らかであ
る。このように、上記（３）式を満たす条件において、
Ｔ、１を小さくするほど、Ｌｏを小さくすることができ
る。
第４図は、 ｔＯＸを変えずに、チャネル領域の不純物
濃度ＮＡ＝４×１Ｏ１５Ｃ「３、すなわち、前述したＮ
Ａを、 ＮＡ＝ ４ Ｘ １０” ａｍ’の１／ｌＯに
した木って、Ｌｏは増加せずに、逆に減少する傾向を示
した。
濃度ＮＡ＝４×１Ｏ１５Ｃ「３、すなわち、前述したＮ
Ａを、 ＮＡ＝ ４ Ｘ １０” ａｍ’の１／ｌＯに
した木って、Ｌｏは増加せずに、逆に減少する傾向を示
した。
第５図は、第３図に示す結果と第４図に示す結果とをま
とめて、ＬｏのＴｅｌ依存性を示した図である。ここで
、 Ｔｏに＝ ２０ｎｒｎである。、第５図によって、
Ｌｏは、 ＴＳｌの減少と共に小さくなり、また、Ｔ
Ｓｌが小さくなるほど２つの異なった不純物濃度の間隔
が小さくなって、 Ｌｏの不純物濃度依存性は小さくな
ることがわかる。
とめて、ＬｏのＴｅｌ依存性を示した図である。ここで
、 Ｔｏに＝ ２０ｎｒｎである。、第５図によって、
Ｌｏは、 ＴＳｌの減少と共に小さくなり、また、Ｔ
Ｓｌが小さくなるほど２つの異なった不純物濃度の間隔
が小さくなって、 Ｌｏの不純物濃度依存性は小さくな
ることがわかる。
以上から、所望のＬｏを持つ電界効果トランジスタを得
ようとするときには、上記（３）式を満たす条件におい
て、 ＴＳＩを適当に選ぶだけでよく、しかもＮＡは、
従来よりも低い値を任意に選択することができることが
わかる。これによって、素子設計を容易にすることがで
きる。すなわち、ＮＡが小さければ、チャネル領域の表
面部分におけるキャリア移動度を大きくし、接合の耐圧
も大きくすることができることが期待されるからである
。
ようとするときには、上記（３）式を満たす条件におい
て、 ＴＳＩを適当に選ぶだけでよく、しかもＮＡは、
従来よりも低い値を任意に選択することができることが
わかる。これによって、素子設計を容易にすることがで
きる。すなわち、ＮＡが小さければ、チャネル領域の表
面部分におけるキャリア移動度を大きくし、接合の耐圧
も大きくすることができることが期待されるからである
。
なお、第３図および第４図から明らかなように、 ＴＳ
Ｉの減少と共に、飽和しきい値電圧が得られるような長
いチャネル長におけるしきい値電圧値自体は低くなるが
、このしきい値電圧値は、ゲート電極材料を適切に選び
、フラットバンド電圧を調整することによって改善する
ことができる。これに対して、従来の単一ゲート型、ま
たはＴｓｌが上記（３）式を満足しないような厚さの二
乗ゲート型の電界効果トランジスタにおいては、ゲート
電極材料の選択、フラットバンド電圧の調節によっても
低いＮＡを持たせることはできない。その理由は、上述
のような従来素子においては、ゲート絶縁膜厚を本発明
電界効果トランジスタと同じとすると、 ＮＡを低くす
ることによってＬｏは大きな値になってしまうからであ
る。
Ｉの減少と共に、飽和しきい値電圧が得られるような長
いチャネル長におけるしきい値電圧値自体は低くなるが
、このしきい値電圧値は、ゲート電極材料を適切に選び
、フラットバンド電圧を調整することによって改善する
ことができる。これに対して、従来の単一ゲート型、ま
たはＴｓｌが上記（３）式を満足しないような厚さの二
乗ゲート型の電界効果トランジスタにおいては、ゲート
電極材料の選択、フラットバンド電圧の調節によっても
低いＮＡを持たせることはできない。その理由は、上述
のような従来素子においては、ゲート絶縁膜厚を本発明
電界効果トランジスタと同じとすると、 ＮＡを低くす
ることによってＬｏは大きな値になってしまうからであ
る。
以上の説明は、上部ゲート絶縁膜の厚さと、下部ゲート
絶縁膜の厚さとが等しく、上部ゲート電極の材質と、下
部ゲート電極の材質とが同じであ１） ｌ下部の絶縁膜厚が異なっても、空乏層は上部および下
部のゲート絶縁膜間に広がる。したがって、上部および
下部のゲート絶縁膜厚が異なるような上下非対称構造を
持つ電界効果トランジスタにも本発明を適用できること
は明らかである。
絶縁膜の厚さとが等しく、上部ゲート電極の材質と、下
部ゲート電極の材質とが同じであ１） ｌ下部の絶縁膜厚が異なっても、空乏層は上部および下
部のゲート絶縁膜間に広がる。したがって、上部および
下部のゲート絶縁膜厚が異なるような上下非対称構造を
持つ電界効果トランジスタにも本発明を適用できること
は明らかである。
また、チャネル領域が厚さ方向に不均一な不純物濃度分
布を持っていても、その両方の表面に反転層が形成され
たときに残りの部分を空乏層によって、満たせばよい。
布を持っていても、その両方の表面に反転層が形成され
たときに残りの部分を空乏層によって、満たせばよい。
さらにまた、チャネル領域を縦形にし、その両側にゲー
ト絶縁Ｈりおよびゲートを極を配置した構造の電界効果
トランジスタにも本発明を有効に適用することができる
。
ト絶縁Ｈりおよびゲートを極を配置した構造の電界効果
トランジスタにも本発明を有効に適用することができる
。
［効果］
以上説明したように、本発明によれば、しきい値電圧を
低下させることなくチャネル長を短くすることができ、
これによって動作詩間を短くし、しかも集積密度を高く
することができる電界界効果トランジスタを得ることが
でき、これによって大きな表面キャリア移動度と高接合
耐圧とを期待することができて、素子設計が有利になる
。
低下させることなくチャネル長を短くすることができ、
これによって動作詩間を短くし、しかも集積密度を高く
することができる電界界効果トランジスタを得ることが
でき、これによって大きな表面キャリア移動度と高接合
耐圧とを期待することができて、素子設計が有利になる
。
第１図は、従来の電界効果トランジスタの一例を示す断
面図、 第２図は、本発明にかかる電界効果トランジスタの一実
施例を示す断面図、 第３図および第４図は、本発明電界効果トランジスタに
おけるしきい値電圧のチャネル長依存性をそれぞれ示す
図、 第５図は、本発明電界効果トランジスタにおけるＬｏの
ＴＳｉ依存性を示す図である。 ３・・・下部ゲート絶縁膜、 ７・・・チャネル領域、 ７Ａ・・・反転層、 ７Ｂ・・・空乏層、 ８・・・上部ゲート絶縁膜、 ８・・・上部ゲート電極、 １３・・・下部ゲート電極。
面図、 第２図は、本発明にかかる電界効果トランジスタの一実
施例を示す断面図、 第３図および第４図は、本発明電界効果トランジスタに
おけるしきい値電圧のチャネル長依存性をそれぞれ示す
図、 第５図は、本発明電界効果トランジスタにおけるＬｏの
ＴＳｉ依存性を示す図である。 ３・・・下部ゲート絶縁膜、 ７・・・チャネル領域、 ７Ａ・・・反転層、 ７Ｂ・・・空乏層、 ８・・・上部ゲート絶縁膜、 ８・・・上部ゲート電極、 １３・・・下部ゲート電極。
Claims (1)
- 【特許請求の範囲】 チャネル領域と、 該チャネル領域の一方の表面上に形成した第１ゲート絶
縁膜と、 該第１ゲート絶縁膜」二に形成した第１ゲート電極と、 前記チャネル領域の他方の表面上に形成した第２ゲート
絶縁膜と、 該第２ゲート絶縁膜上に形成した第２ゲート電極とを有
し、 前記チャネル領域の両方の表面にそれぞれ反転層が形成
されたときに、前記チャネル領域における前記２つの反
転層間の部分が空乏層によって満たされるように、前記
チャネル領域における前記両方の表面間の厚さを定めた
ことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201655A JPH0750785B2 (ja) | 1983-10-27 | 1983-10-27 | 電界効果トランジスタにおける短チャネル効果の抑制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201655A JPH0750785B2 (ja) | 1983-10-27 | 1983-10-27 | 電界効果トランジスタにおける短チャネル効果の抑制方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6094773A true JPS6094773A (ja) | 1985-05-27 |
| JPH0750785B2 JPH0750785B2 (ja) | 1995-05-31 |
Family
ID=16444691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58201655A Expired - Lifetime JPH0750785B2 (ja) | 1983-10-27 | 1983-10-27 | 電界効果トランジスタにおける短チャネル効果の抑制方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750785B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
| JPS6427270A (en) * | 1987-07-23 | 1989-01-30 | Agency Ind Science Techn | Field-effect type semiconductor device |
| JPS6453460A (en) * | 1987-08-24 | 1989-03-01 | Sony Corp | Mos transistor |
| JPS6453459A (en) * | 1987-08-24 | 1989-03-01 | Sony Corp | Mos transistor |
| JPH05152571A (ja) * | 1991-11-27 | 1993-06-18 | Sharp Corp | 抵抗体 |
| JPH0685256A (ja) * | 1992-03-30 | 1994-03-25 | Samsung Electron Co Ltd | 三次元マルチチャンネル構造を有する薄膜トランジスタおよびその製造方法 |
| US6291863B1 (en) * | 1992-07-01 | 2001-09-18 | Hyundai Electronics Industries Co., Ltd. | Thin film transistor having a multi-layer stacked channel and its manufacturing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111261A (en) * | 1980-01-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Thin film field effect semiconductor device |
| JPS5790977A (en) * | 1980-11-27 | 1982-06-05 | Seiko Epson Corp | Double-layer gate polysilicon mos transistor |
-
1983
- 1983-10-27 JP JP58201655A patent/JPH0750785B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111261A (en) * | 1980-01-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Thin film field effect semiconductor device |
| JPS5790977A (en) * | 1980-11-27 | 1982-06-05 | Seiko Epson Corp | Double-layer gate polysilicon mos transistor |
Cited By (7)
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|---|---|---|---|---|
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| JPS6427270A (en) * | 1987-07-23 | 1989-01-30 | Agency Ind Science Techn | Field-effect type semiconductor device |
| JPS6453460A (en) * | 1987-08-24 | 1989-03-01 | Sony Corp | Mos transistor |
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| JPH05152571A (ja) * | 1991-11-27 | 1993-06-18 | Sharp Corp | 抵抗体 |
| JPH0685256A (ja) * | 1992-03-30 | 1994-03-25 | Samsung Electron Co Ltd | 三次元マルチチャンネル構造を有する薄膜トランジスタおよびその製造方法 |
| US6291863B1 (en) * | 1992-07-01 | 2001-09-18 | Hyundai Electronics Industries Co., Ltd. | Thin film transistor having a multi-layer stacked channel and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750785B2 (ja) | 1995-05-31 |
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