JPS6097726A - Ｃｍｏｓ出力バツフア回路 - Google Patents
Ｃｍｏｓ出力バツフア回路Info
- Publication number
- JPS6097726A JPS6097726A JP58206535A JP20653583A JPS6097726A JP S6097726 A JPS6097726 A JP S6097726A JP 58206535 A JP58206535 A JP 58206535A JP 20653583 A JP20653583 A JP 20653583A JP S6097726 A JPS6097726 A JP S6097726A
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- JP
- Japan
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- turned
- output
- inverter
- current
- output buffer
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、相補型ＭＯ３（ＣＭＯ３）半導体集積回路
における出力バッファ回路、即ち、ＣＭＯ８出カバソフ
ァ回路に関するものである。
における出力バッファ回路、即ち、ＣＭＯ８出カバソフ
ァ回路に関するものである。
従来のこの種のＣＭＯ３出カバソファ回路としては、例
えば第１図（ａ）、 ｌｂ）に示すようなものがあった
。同図において、１０は本バッファ回路の入力端子、１
はＰチャンネルトランジスタＱ１及びＮチャンネルトラ
ンジスタＱ２よりなる化カバソファ駆動用のインバータ
であり、２はＰチャンネルトランジスタＱ３及びＮチャ
ンネルトランジスタＱ４よりなるＣＭＯ３出力バッファ
である。又３は集積回路の出力端子である。
えば第１図（ａ）、 ｌｂ）に示すようなものがあった
。同図において、１０は本バッファ回路の入力端子、１
はＰチャンネルトランジスタＱ１及びＮチャンネルトラ
ンジスタＱ２よりなる化カバソファ駆動用のインバータ
であり、２はＰチャンネルトランジスタＱ３及びＮチャ
ンネルトランジスタＱ４よりなるＣＭＯ３出力バッファ
である。又３は集積回路の出力端子である。
次に動作について説明する。
本回路は、言うまでもな（ＣＭＯ３半導体集積回路内部
の信号Ａを外部へ出力するものである。
の信号Ａを外部へ出力するものである。
このような回路は、第２図（ａｌ、 （ｂｌに示すよう
に、インバータ１の出力信号ＢがＬ′から“Ｈ”、ある
いは“Ｈ”から“Ｌ”へ変化する過渡状態において、ト
ランジスタＱ３．Ｑ４が同時にオンするために大きな貫
通電流が両トランジスタＱ３゜Ｑ４に流れ、消費電流が
増大するという欠点を有している。特に出カバソファ回
路２においては、トランジスタサイズが大きいために貫
通電流も非ｔπに大きくなる。しかるに低消費電力を特
徴とするＣＭＯ３ＩＣにおいてはこのような貫通電流は
できるだけ小さくすることが望まれる。
に、インバータ１の出力信号ＢがＬ′から“Ｈ”、ある
いは“Ｈ”から“Ｌ”へ変化する過渡状態において、ト
ランジスタＱ３．Ｑ４が同時にオンするために大きな貫
通電流が両トランジスタＱ３゜Ｑ４に流れ、消費電流が
増大するという欠点を有している。特に出カバソファ回
路２においては、トランジスタサイズが大きいために貫
通電流も非ｔπに大きくなる。しかるに低消費電力を特
徴とするＣＭＯ３ＩＣにおいてはこのような貫通電流は
できるだけ小さくすることが望まれる。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、出カバソファの前段にしきい値の
異なる２つのインバータを設け、該インパークにより出
カバソファ中の２つのトランジスタを同時にオンさせな
いように駆動することにより、貫通電流の非常に少ない
ＣＭＯ３出力パンフ７回路を提供することを目的として
いる。
めになされたもので、出カバソファの前段にしきい値の
異なる２つのインバータを設け、該インパークにより出
カバソファ中の２つのトランジスタを同時にオンさせな
いように駆動することにより、貫通電流の非常に少ない
ＣＭＯ３出力パンフ７回路を提供することを目的として
いる。
以下、この発明の一実施例を図について説明する。
第３図は本発明の一実施例によるＣＭＯ３出力バッファ
回路を示し、図において、第１図と同一符号は同一のも
のを示す、２°は電源ＶＤＤとアース間に直列に接続さ
れたＰチャンネルトランジスタＱ３及びＮチャンネルト
ランジスタＱ４からなるＣＭＯ３出カバソファ、１゛及
び１″はそれぞれ上記トランジスタＱ３及びＱ４を駆動
するための第１及び第２のインバータである。なお上記
インバータ１′、１”の入出力特性は、第４図に示され
るように、第１のインバータ１°のしきい値Ｖｔｈｌが
第２のインバータ１”のしきい値Ｖｔｈ２よりも大きく
なるように構成されている。
回路を示し、図において、第１図と同一符号は同一のも
のを示す、２°は電源ＶＤＤとアース間に直列に接続さ
れたＰチャンネルトランジスタＱ３及びＮチャンネルト
ランジスタＱ４からなるＣＭＯ３出カバソファ、１゛及
び１″はそれぞれ上記トランジスタＱ３及びＱ４を駆動
するための第１及び第２のインバータである。なお上記
インバータ１′、１”の入出力特性は、第４図に示され
るように、第１のインバータ１°のしきい値Ｖｔｈｌが
第２のインバータ１”のしきい値Ｖｔｈ２よりも大きく
なるように構成されている。
次に動作について説明する。第３図の回路において、第
５図（ａｌに示す入力信号Ａが入力された場合、該信号
Ａの領域■では同図１ｂｌ、 ＴＣ）に示すインバータ
１′、１″の出力Ｂ’ 、Ｂ″が共に“Ｈ″であり、そ
の結果ＰチャンネルトランジスタＱ３はオフ、Ｎチャン
ネルトランジスタＱ４はオンで、同図＋ｄｌの出力Ｃは
“Ｌ”となる。次に領域■ではトランジスタＱ３はやは
りオフであるが、信号Ａがしきい値Ｖ ｔｈ ２を上回
り、インバータ１”の出力Ｂ”が“Ｈ′″から１Ｌ″に
移行するため、トランジスタＱ４はオンからオフに切換
ねる。また領域■では領域■と同様にトランジスタＱ３
はオフであり、かつトランジスタＱ４も完全にオフとな
り、貫通電流は流れない。更にまたｖＡ域■ではトラン
ジスタＱ４は続いてオフであるが、信号Ａがしきい値Ｖ
Ｌｂｌを越えており、インバ〜り１°出力Ｂ°が”Ｈ″
から”Ｌ″に遷移するため、トランジスタＱ３はオフか
らオンに切り換わり、これに伴って出力Ｃも“Ｌ”から
“＋４”に移行する。
５図（ａｌに示す入力信号Ａが入力された場合、該信号
Ａの領域■では同図１ｂｌ、 ＴＣ）に示すインバータ
１′、１″の出力Ｂ’ 、Ｂ″が共に“Ｈ″であり、そ
の結果ＰチャンネルトランジスタＱ３はオフ、Ｎチャン
ネルトランジスタＱ４はオンで、同図＋ｄｌの出力Ｃは
“Ｌ”となる。次に領域■ではトランジスタＱ３はやは
りオフであるが、信号Ａがしきい値Ｖ ｔｈ ２を上回
り、インバータ１”の出力Ｂ”が“Ｈ′″から１Ｌ″に
移行するため、トランジスタＱ４はオンからオフに切換
ねる。また領域■では領域■と同様にトランジスタＱ３
はオフであり、かつトランジスタＱ４も完全にオフとな
り、貫通電流は流れない。更にまたｖＡ域■ではトラン
ジスタＱ４は続いてオフであるが、信号Ａがしきい値Ｖ
Ｌｂｌを越えており、インバ〜り１°出力Ｂ°が”Ｈ″
から”Ｌ″に遷移するため、トランジスタＱ３はオフか
らオンに切り換わり、これに伴って出力Ｃも“Ｌ”から
“＋４”に移行する。
そして領域■ではトランジスタＱ３は完全にオンとなり
、一方トランジスタＱ４はオフであるため、出力Ｃも完
全な“Ｈ”状態となる。
、一方トランジスタＱ４はオフであるため、出力Ｃも完
全な“Ｈ”状態となる。
このように入力信号Ａが“Ｌ”から“Ｈ”へ変化する過
渡状態、即ち領域■、■、■においてトランジスタＱ３
．Ｑ４のいずれか一方が必ずオフ状態にあるため、貫通
電流をほとんど零にすることができる。逆に入力信号Ａ
が“Ｈ”から“Ｌ”へ変化する過渡状態、即ち領域■、
■、■において、信号Ｂ’ 、Ｂ”及びＣはそれぞれ領
域■、■。
渡状態、即ち領域■、■、■においてトランジスタＱ３
．Ｑ４のいずれか一方が必ずオフ状態にあるため、貫通
電流をほとんど零にすることができる。逆に入力信号Ａ
が“Ｈ”から“Ｌ”へ変化する過渡状態、即ち領域■、
■、■において、信号Ｂ’ 、Ｂ”及びＣはそれぞれ領
域■、■。
■と逆の変化をたどって“Ｈ”及び“Ｌ”レベルに戻る
こととなり、かつこの過渡状態においてもｔランジスク
Ｑ３．Ｑ４のいずれか一方が必ずオフとなっているため
貫通電流は流れない。
こととなり、かつこの過渡状態においてもｔランジスク
Ｑ３．Ｑ４のいずれか一方が必ずオフとなっているため
貫通電流は流れない。
このように、本実施例では、ＣＭＯ３出カバソファ中の
Ｐチャンネルトランジスタを第１のしきい値を持つ第１
のインパークで、該出力バッファ中のＮチャンネルトラ
ンジスタを上記第１のしきい値より小さい第２のしきい
値を持つ第２のインバータでそれぞれ駆動するようにし
たので、過渡状態において２つのトランジスタが同時に
オンされることはなくなり、貫通電流を大幅に減少でき
、消費電力を下げることが可能である。
Ｐチャンネルトランジスタを第１のしきい値を持つ第１
のインパークで、該出力バッファ中のＮチャンネルトラ
ンジスタを上記第１のしきい値より小さい第２のしきい
値を持つ第２のインバータでそれぞれ駆動するようにし
たので、過渡状態において２つのトランジスタが同時に
オンされることはなくなり、貫通電流を大幅に減少でき
、消費電力を下げることが可能である。
〔発明の効果〕
以上のように、この発明によれば、ＣＭＯ３出カバソフ
ァの前段にしきい値の異なる２つのインバータを設け、
該インバータにより出カバソファ中の２つのトランジス
タを同時にオンさせることなく駆動するようにしたので
、貫通電流を非常に小さくすることが可能であり、より
消費電力の小さなＣＭＯ３出カバフカ８フフフ ある。
ァの前段にしきい値の異なる２つのインバータを設け、
該インバータにより出カバソファ中の２つのトランジス
タを同時にオンさせることなく駆動するようにしたので
、貫通電流を非常に小さくすることが可能であり、より
消費電力の小さなＣＭＯ３出カバフカ８フフフ ある。
第１図（ａｌ 、 （ｂ）は従来のＣＭＯ３出カバソフ
ァ回路の回路図、第２図は第１図の回路の貫通電流特性
図、第３図は本発明の一実施例によるＣＭＯ３出カバツ
カバフ２１回路図、第４図は第３図のインバータの入出
力特性図、第５図は第３図の動作を説明するための波形
図である。 １０・・・入力端子、２′・・・ＣＭＯ３出カバソファ
、Ｑ３・・・Ｐチャンネルトランジスタ、Ｑ４・・・Ｎ
チャンネルトランジスタ、３・・・出力端子、１゛・・
・第１のインバータ、１″・・・第２のインバータ、■
ＤＤ・・・電源。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 第４図 第５図
ァ回路の回路図、第２図は第１図の回路の貫通電流特性
図、第３図は本発明の一実施例によるＣＭＯ３出カバツ
カバフ２１回路図、第４図は第３図のインバータの入出
力特性図、第５図は第３図の動作を説明するための波形
図である。 １０・・・入力端子、２′・・・ＣＭＯ３出カバソファ
、Ｑ３・・・Ｐチャンネルトランジスタ、Ｑ４・・・Ｎ
チャンネルトランジスタ、３・・・出力端子、１゛・・
・第１のインバータ、１″・・・第２のインバータ、■
ＤＤ・・・電源。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 第４図 第５図
Claims (1)
- ＋１１ 第１のしきい値を有する第１のインバータと、
該第１のインバータより低い第２のしきい値を有する第
２のインバータと、上記第１．第２のインバータに同じ
入力信号を入力するための入力端子と、電源とアース間
に直列に接続され上記第１、第２のインバータの出力が
それぞれゲートに入力されるＰチャンネルトランジスタ
及びＮチャンネルトランジスタと、上記Ｐ及びＮチャン
ネルトランジスタの共通接続点からとり出された出力端
子とを備えたことを特徴とするＣＭＯ３出力バンファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206535A JPS6097726A (ja) | 1983-11-01 | 1983-11-01 | Ｃｍｏｓ出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206535A JPS6097726A (ja) | 1983-11-01 | 1983-11-01 | Ｃｍｏｓ出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097726A true JPS6097726A (ja) | 1985-05-31 |
Family
ID=16524975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206535A Pending JPS6097726A (ja) | 1983-11-01 | 1983-11-01 | Ｃｍｏｓ出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097726A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
-
1983
- 1983-11-01 JP JP58206535A patent/JPS6097726A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
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