JPS61103201A - 多重化回路 - Google Patents
多重化回路Info
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- JPS61103201A JPS61103201A JP22531584A JP22531584A JPS61103201A JP S61103201 A JPS61103201 A JP S61103201A JP 22531584 A JP22531584 A JP 22531584A JP 22531584 A JP22531584 A JP 22531584A JP S61103201 A JPS61103201 A JP S61103201A
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- 238000001514 detection method Methods 0.000 claims description 8
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- 230000000694 effects Effects 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
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- General Physics & Mathematics (AREA)
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- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、制御装置に用いられるアナログ出力信号を
多重化する多重化回路に関する。
多重化する多重化回路に関する。
従来、制御装置においては、信頓性向上のために、外部
の制御対象機器に対する出力信号を多重化する方法が採
られている。第２図はその一例を示すもので、出力信号
を３重化する場合に適用した多重化回路のブロック図で
ある。
の制御対象機器に対する出力信号を多重化する方法が採
られている。第２図はその一例を示すもので、出力信号
を３重化する場合に適用した多重化回路のブロック図で
ある。
この第２図においてＪ １０ 、２０ 、 Ｊ Ｏはそ
れぞれ１台の出カニニットであり、同一構成をなしてい
る。各出カニニット１０〜３０において、それぞれ外部
制御対象機器（図示せず）に対する多重化されたアナロ
グ出力信号をオペレージ１ナルアンプ１〜３（以下、オ
ペアンプと略称する）に入力するようにしている。
れぞれ１台の出カニニットであり、同一構成をなしてい
る。各出カニニット１０〜３０において、それぞれ外部
制御対象機器（図示せず）に対する多重化されたアナロ
グ出力信号をオペレージ１ナルアンプ１〜３（以下、オ
ペアンプと略称する）に入力するようにしている。
各オペアンプ１〜３は出力Ｅ８〜Ｅ３リレー４〜６の接
点４１〜６ａおよび共通の接続点Ｐを経て外部制御対象
機器に送るようにしている。
点４１〜６ａおよび共通の接続点Ｐを経て外部制御対象
機器に送るようにしている。
リレー４〜６の各接点４１〜６ａは選択時に閉となり、
非選択時に開となるものである。
非選択時に開となるものである。
このような多重化回路による多重化方法は、制御装置が
正常であると見なしている出力信号の一つ、たとえば、
出カニニット１０からの出力アナログ出力信号がオペア
ンプ１で増幅され、その出力信号Ｅ、が、リレー４を付
勢してその接点４ａを閉成することにより選択し、この
接点４ａおよび接続点Ｐを介して外部制御対象機器に送
られる。
正常であると見なしている出力信号の一つ、たとえば、
出カニニット１０からの出力アナログ出力信号がオペア
ンプ１で増幅され、その出力信号Ｅ、が、リレー４を付
勢してその接点４ａを閉成することにより選択し、この
接点４ａおよび接続点Ｐを介して外部制御対象機器に送
られる。
他の化カニニット２０．３０においても上記と同様に作
動して、外部制御対象機器に出力信号Ｅ２ 、Ｅ、が送
られる。
動して、外部制御対象機器に出力信号Ｅ２ 、Ｅ、が送
られる。
しかし、以上のような従来の多重化回路においては、制
御装置に異常が発生した場合でも、制御装置が出力値の
読み返しなどの異常検出手段を通じて知った後、他の正
常と思われる出力信号（たとえば、出力信号Ｅ２ 、Ｅ
、を接点５ｈ、６ｍの閉成で）切り換えるものである。
御装置に異常が発生した場合でも、制御装置が出力値の
読み返しなどの異常検出手段を通じて知った後、他の正
常と思われる出力信号（たとえば、出力信号Ｅ２ 、Ｅ
、を接点５ｈ、６ｍの閉成で）切り換えるものである。
したがって、この場合、異常の発生から接点５ａ、６ｈ
の切換えまでに制御装置での判断などに要する時間の大
きな遅れが不可避的であった。
の切換えまでに制御装置での判断などに要する時間の大
きな遅れが不可避的であった。
この発明の多重化回路は、他の制御装置の出・）・
ｉ（ｉ′ｈｆｆｌａｏｆｌｙｌｌ”ｉｔｏｍｉｉ−ｑｈ
ａｓｈゝ１偏差信号を検出する偏差検出手段と、この偏
差検出手段で得られた偏差信号により自己の出力信号の
異常の有無を判定し、異常時には自己の出力信号を切り
離す論理回路とを設けたものである。
ｉ（ｉ′ｈｆｆｌａｏｆｌｙｌｌ”ｉｔｏｍｉｉ−ｑｈ
ａｓｈゝ１偏差信号を検出する偏差検出手段と、この偏
差検出手段で得られた偏差信号により自己の出力信号の
異常の有無を判定し、異常時には自己の出力信号を切り
離す論理回路とを設けたものである。
この発明においては、他の制御装置の出力信号と自己の
制御装置の出力信号を偏差検出手段で比較して偏差信号
を検出し、この偏差信号を論理回路に加えて自己の出力
信号が異常であるか否かの判定を行い、異常の場合はこ
の出力信号を切り離して外部制御対象機器に送らないよ
うにしたものである。
制御装置の出力信号を偏差検出手段で比較して偏差信号
を検出し、この偏差信号を論理回路に加えて自己の出力
信号が異常であるか否かの判定を行い、異常の場合はこ
の出力信号を切り離して外部制御対象機器に送らないよ
うにしたものである。
以下、この発明の多重化回路の実施例について図面に基
づき説明する。第１図はその一実施例の構成を示すブロ
ック図である。
づき説明する。第１図はその一実施例の構成を示すブロ
ック図である。
この第１図において、化カニニット１０゜２０．３０は
同一構成をなしており、化カニニット１０を代表して述
べ、化カニニット２０． ｉ３Ｑについては、
それぞれ化カニニット１０の各部の１桁目の符号「１」
に代えて、「２」。
同一構成をなしており、化カニニット１０を代表して述
べ、化カニニット２０． ｉ３Ｑについては、
それぞれ化カニニット１０の各部の１桁目の符号「１」
に代えて、「２」。
「３」を付するにとどめる。
化カニニット１０において、制御装置のアナログ出力信
号はオペアンプ１１に入力され、オペアンプ１１の出力
信号は抵抗１２（電流制限抵抗）、リレー１３の接点１
３ａ（付勢時に閉成される常開接点）を介して接続点Ｐ
に接続され、この接続点Ｐは外部制御対象機器に接続さ
れている。
号はオペアンプ１１に入力され、オペアンプ１１の出力
信号は抵抗１２（電流制限抵抗）、リレー１３の接点１
３ａ（付勢時に閉成される常開接点）を介して接続点Ｐ
に接続され、この接続点Ｐは外部制御対象機器に接続さ
れている。
オペアンｆｌｌの出力は電圧ホロワ回路１６にも入力さ
れるようになっている。電圧ホロワ回路１６から出力信
号Ｅ□が偏差検出器１４ａ。
れるようになっている。電圧ホロワ回路１６から出力信
号Ｅ□が偏差検出器１４ａ。
１４ｂの各一方の入力端に印加するようになっていると
ともに、化カニニット２ｏの偏差検出器２’ ４ ｂの
他方の入力端および化カニニット３Ｑの偏差検出器３４
ｈの他方の入力端にも印加するようになっている。
ともに、化カニニット２ｏの偏差検出器２’ ４ ｂの
他方の入力端および化カニニット３Ｑの偏差検出器３４
ｈの他方の入力端にも印加するようになっている。
化カニニット２０の電圧ホロワ回路２６の出力信号Ｅ２
は化カニニット１ｏの偏差検出器１４ｈの他方の入力端
、化カニニット２ｏの偏差検出器２４ａの一方の入力端
および化カニニット３０の偏差検出器３４ｂの他方の入
力端に印加するようになっている。
は化カニニット１ｏの偏差検出器１４ｈの他方の入力端
、化カニニット２ｏの偏差検出器２４ａの一方の入力端
および化カニニット３０の偏差検出器３４ｂの他方の入
力端に印加するようになっている。
また、化カニニット３ｏの電圧ホロワ回路３６の出力信
号Ｅ８は化カニニット３ｏの偏差検出器３４ｈの一方の
入力端、化カニニット１０の偏差検出器１４ｂの他方の
入力端、化カニニット２０の偏差検出器２４ａの他方の
入力端に印加するようになっている。
号Ｅ８は化カニニット３ｏの偏差検出器３４ｈの一方の
入力端、化カニニット１０の偏差検出器１４ｂの他方の
入力端、化カニニット２０の偏差検出器２４ａの他方の
入力端に印加するようになっている。
化カニニット１０における偏差検出器１４ａ。
１４ｂの出力端に現われる偏差信号Ｆ２ 、Ｆ。
はそれぞれＮＡＮＤゲート１５に入力されるようになっ
ており、ＮＡＮＤダート１５の出力はリレー１３を介し
てアースされている。
ており、ＮＡＮＤダート１５の出力はリレー１３を介し
てアースされている。
同様にして、化カニニット２ｏの偏差検出器２４ｈ、２
４ｂの出力端に現われる偏差信号ｒ、、ｒ、はＮＡＮＤ
ダート２５に入力されるようになっており、このＮＡＮ
Ｄケ”−ト２５の出力端はリレー２３を介してアースさ
れている。
４ｂの出力端に現われる偏差信号ｒ、、ｒ、はＮＡＮＤ
ダート２５に入力されるようになっており、このＮＡＮ
Ｄケ”−ト２５の出力端はリレー２３を介してアースさ
れている。
化カニニット３０における偏差検出器３４ａ。
３４ｂの出力端に現われる偏差信号ＦＩＩＦ２ハＮＡＮ
Ｄダート３５に入力されるようになってぃる。ＮＡＮＤ
ダート３５の出力端はリレー３３を介してアースされて
いる。
Ｄダート３５に入力されるようになってぃる。ＮＡＮＤ
ダート３５の出力端はリレー３３を介してアースされて
いる。
出カニニット２０，３０のリレー２３．３３の接点２３
＆、３３ｍの出力側は、接続点Ｐにおいて、出カニニッ
ト１０のリレー１３の接点１３＆の出力側とともに接続
され、ワイヤードオアになっている。
＆、３３ｍの出力側は、接続点Ｐにおいて、出カニニッ
ト１０のリレー１３の接点１３＆の出力側とともに接続
され、ワイヤードオアになっている。
次に、以上のように構成されたこの発明の多重化回路の
動作について説明する。まず、出カニニットＩＯにおい
て、制御装置の多重化されたアナログ出力信号はオペア
ンプ１１に入力され、そこで増幅されて、抵抗１２ 、
リレー１３の接点および接続点Ｐを介して外部制御対
象機器に出力されており、外部において、他の出カニニ
ット２０．３０における制御装置の多重化されたアナロ
グ信号とワイヤードオアされ、こ、％、 ｃｌ’）
＊ｆｒ’−１ＡｆｔＨｔｔｔｌ”＃、！！！５１Ｃ；ｉ
！ Ｉ；ｉｎ （ｅｏｉ’に以下平均値と呼ぶ）。
動作について説明する。まず、出カニニットＩＯにおい
て、制御装置の多重化されたアナログ出力信号はオペア
ンプ１１に入力され、そこで増幅されて、抵抗１２ 、
リレー１３の接点および接続点Ｐを介して外部制御対
象機器に出力されており、外部において、他の出カニニ
ット２０．３０における制御装置の多重化されたアナロ
グ信号とワイヤードオアされ、こ、％、 ｃｌ’）
＊ｆｒ’−１ＡｆｔＨｔｔｔｌ”＃、！！！５１Ｃ；ｉ
！ Ｉ；ｉｎ （ｅｏｉ’に以下平均値と呼ぶ）。
すなわち、各出カニニット１０，２０．３０に対応する
制御装置が正常なときは、リレー１３．２３．３３はす
べて付勢され、その接点Ｉ Ｊ ａ ＋ ２ Ｊ ａ
ｇ Ｊ ３ａはともに閉成されている。したがって、オ
ペアンプ１１，２１．３１の出力信号が接点１３ｈ、２
３ｈ、３３１Ｌを通して接続点Ｐにおいてワイヤードオ
アされ、３者の平均出力値が得られる。この各オペアン
プ′１１．２１．３１の出力は等しく、各オペアンプ１
１，２２，３１の出力信号もそれぞれＥｌ。
制御装置が正常なときは、リレー１３．２３．３３はす
べて付勢され、その接点Ｉ Ｊ ａ ＋ ２ Ｊ ａ
ｇ Ｊ ３ａはともに閉成されている。したがって、オ
ペアンプ１１，２１．３１の出力信号が接点１３ｈ、２
３ｈ、３３１Ｌを通して接続点Ｐにおいてワイヤードオ
アされ、３者の平均出力値が得られる。この各オペアン
プ′１１．２１．３１の出力は等しく、各オペアンプ１
１，２２，３１の出力信号もそれぞれＥｌ。
Ｅ、＋Ｅ２＋Ｅ。
Ｅ、、Ｅ、とすれば、平均出力値は 。
となる。
一方、出カニニット１０におけるオペアンプ１１の出力
は電圧ホロワ回路１６に入力され、その出力端に出力信
号Ｅ８が現われる。この出力信号Ｅ１は偏差検出器１４
ａ、１４ｂの各一方の入力端、出カニニット２０の偏差
検出器２４ｂの他方の入力端、出カニニット３０の偏差
検出器”パ０他方０入力端０・′入力され ｉる
。
は電圧ホロワ回路１６に入力され、その出力端に出力信
号Ｅ８が現われる。この出力信号Ｅ１は偏差検出器１４
ａ、１４ｂの各一方の入力端、出カニニット２０の偏差
検出器２４ｂの他方の入力端、出カニニット３０の偏差
検出器”パ０他方０入力端０・′入力され ｉる
。
また、出カニニット２０におけろオペアンプ２１の出力
は電圧ホロワ回路２６に入力され、七の出力端に出力信
号Ｅ２が現われる。この出力信号Ｅ２は偏差検出器２４
ｈ、２４ｂの各一方の入力端と、出カニニットＩＯの偏
差検出器１４ａの他端と、出カニニット３ｏの偏差検出
器２４ｂの他端に印加される。
は電圧ホロワ回路２６に入力され、七の出力端に出力信
号Ｅ２が現われる。この出力信号Ｅ２は偏差検出器２４
ｈ、２４ｂの各一方の入力端と、出カニニットＩＯの偏
差検出器１４ａの他端と、出カニニット３ｏの偏差検出
器２４ｂの他端に印加される。
さらに、出カニニット３０におけるオペアンプ３ノの出
力は電圧ホロワ回路３６に入力され、その出力端に出力
信号Ｅ、が現われる。この出力信号Ｅ３は偏差検出器３
４ＩＬ、３４ｂの各一方の入力端と出カニニット１ｏの
偏差検出器１４ｂの他端と出カニニット２ｏの偏差検出
器２４ａの他端に加えられる。
力は電圧ホロワ回路３６に入力され、その出力端に出力
信号Ｅ、が現われる。この出力信号Ｅ３は偏差検出器３
４ＩＬ、３４ｂの各一方の入力端と出カニニット１ｏの
偏差検出器１４ｂの他端と出カニニット２ｏの偏差検出
器２４ａの他端に加えられる。
各出カニニット１０，２０．３０の偏差検出器１４ａと
１４ｂ、２４ｔＬと２４ｂ、３４ｍと３４ｂはそれぞれ
自らの出カニニット１０゜２０．３０に対応する制御装
置のアナログ出力信号Ｅ１とＥ、、Ｅ３．Ｅ、とＥｌ
＋ Ｅｌ 。
１４ｂ、２４ｔＬと２４ｂ、３４ｍと３４ｂはそれぞれ
自らの出カニニット１０゜２０．３０に対応する制御装
置のアナログ出力信号Ｅ１とＥ、、Ｅ３．Ｅ、とＥｌ
＋ Ｅｌ 。
Ｅ３とＥｌ １ Ｅ ｚとを比較し、その偏差が規定
値を越すとディジタル信号Ｆ、、Ｆ３と、Ｆ３゜Ｆ□と
、Ｆ□１Ｆ２を出力する。
値を越すとディジタル信号Ｆ、、Ｆ３と、Ｆ３゜Ｆ□と
、Ｆ□１Ｆ２を出力する。
たとえば、出カニニット１ｏに対応する制御装置が異常
を発生した場合、電圧ホロワ回路１６の出力信号Ｅ０が
他の出力ユニｙ ） ２０ 。
を発生した場合、電圧ホロワ回路１６の出力信号Ｅ０が
他の出力ユニｙ ） ２０ 。
３０の電圧ホロワ回路２６．３６の出力信号Ｅ２・ＩＫ
、からずれることになり、偏差検出器１４ｇ、１４ｂか
らは次の第１表に示すごとき偏差信号Ｆ、、Ｆ、が出力
され、論理−が「１」となり、ＮＡＭＤＩ’ −ト１５
ｆ）出力が論理ｒｏＪとなり、リレー１３が消勢され
、接点１３ａが開放され、オペアンプ１ノの出力が切り
離される。
、からずれることになり、偏差検出器１４ｇ、１４ｂか
らは次の第１表に示すごとき偏差信号Ｆ、、Ｆ、が出力
され、論理−が「１」となり、ＮＡＭＤＩ’ −ト１５
ｆ）出力が論理ｒｏＪとなり、リレー１３が消勢され
、接点１３ａが開放され、オペアンプ１ノの出力が切り
離される。
カくシて、自己検出されることになる。
このとき、出カニニット２０では、電圧ホロワ回路１６
の出力信号Ｅ４と電圧ホロワ回路２６の出力信号Ｅ２と
の偏差が大きくなり、偏差検出器２４ｂから偏差信号Ｆ
１が論理「１」として出力されるが、電圧ホロワ回路１
６の出力信号Ｅ１と電圧ホロワ回路３６の出力信号Ｅ３
との偏差は大きくなく、偏差検出器２４ｇの出力は論理
「０」であり、したがって、ＮＡＮＤケ０−ト２５の出
力は論理「１」であり、すレー２３は付勢状態を保持し
ている。
の出力信号Ｅ４と電圧ホロワ回路２６の出力信号Ｅ２と
の偏差が大きくなり、偏差検出器２４ｂから偏差信号Ｆ
１が論理「１」として出力されるが、電圧ホロワ回路１
６の出力信号Ｅ１と電圧ホロワ回路３６の出力信号Ｅ３
との偏差は大きくなく、偏差検出器２４ｇの出力は論理
「０」であり、したがって、ＮＡＮＤケ０−ト２５の出
力は論理「１」であり、すレー２３は付勢状態を保持し
ている。
また、出カニニット３０においても、電圧ホロワ回路１
６の出力信号Ｅ１と電圧ホロワ回路３６の出力信号Ｅ、
との偏差が大きくなり、偏差検出器３４ｇから論理「１
」の偏差信号Ｆ１が出力されるが、出力信号Ｅ□とＥ、
の偏差は大きくなく、偏差検出器３４ｍからは偏差信号
Ｆ１が出力されない。したがって、ＮＡＮＤｒ−ト３５
の出力も論理「１」となり、リレー３３が付勢状態を保
持している。
６の出力信号Ｅ１と電圧ホロワ回路３６の出力信号Ｅ、
との偏差が大きくなり、偏差検出器３４ｇから論理「１
」の偏差信号Ｆ１が出力されるが、出力信号Ｅ□とＥ、
の偏差は大きくなく、偏差検出器３４ｍからは偏差信号
Ｆ１が出力されない。したがって、ＮＡＮＤｒ−ト３５
の出力も論理「１」となり、リレー３３が付勢状態を保
持している。
これにより、出カニニット２０のアナログ出力信号と出
カニニット３０のアナログ出力信号がワイヤードオアさ
れ、平均出力値は出力信号Ｅ２ 、Ｅ３の平均値となる
。
カニニット３０のアナログ出力信号がワイヤードオアさ
れ、平均出力値は出力信号Ｅ２ 、Ｅ３の平均値となる
。
！）
出カニニット２０に対応する制御装置のアナ−ログ出力
信号が異常を発生して、電圧ホロワ回路２６の出力信号
Ｅ、が出力信号Ｅ、、Ｅ、からずれた場合および出カニ
ニット３ｏに対応する制御装置のアナログ出力信号が異
常を発生して、電圧ホロワ回路３６の出力信号Ｅ、が出
力信号Ｅ□ 、Ｅ２からずれた場合にも、第１表に示す
ように、正しく検出され、異常な出力がリレー２３の接
点２３ａまたはリレー３３の接点３３ｇによって、オペ
アンプ２１の出力またｉマオペアンプ３１の出力が切り
離される。
信号が異常を発生して、電圧ホロワ回路２６の出力信号
Ｅ、が出力信号Ｅ、、Ｅ、からずれた場合および出カニ
ニット３ｏに対応する制御装置のアナログ出力信号が異
常を発生して、電圧ホロワ回路３６の出力信号Ｅ、が出
力信号Ｅ□ 、Ｅ２からずれた場合にも、第１表に示す
ように、正しく検出され、異常な出力がリレー２３の接
点２３ａまたはリレー３３の接点３３ｇによって、オペ
アンプ２１の出力またｉマオペアンプ３１の出力が切り
離される。
なお、２重に異常が発生した場合には、全出力がしゃ断
され、異常検出だけは可能である。
され、異常検出だけは可能である。
以上のように、この発明の多重化回路によれば、他の制
御装置の出力信号と自己の出力信号を偏差検出手段で比
較して偏差信号を検出し、この偏差信号を論理回路に加
えて自己の出力信号が異常であるか否かの判定を行い、
異常の場合は出力信号を切り離すようにしたので、異常
発生時に即時に異常の検出と切離しができるとともに、
平均出力値に異常が及ぶことを防止できる。
御装置の出力信号と自己の出力信号を偏差検出手段で比
較して偏差信号を検出し、この偏差信号を論理回路に加
えて自己の出力信号が異常であるか否かの判定を行い、
異常の場合は出力信号を切り離すようにしたので、異常
発生時に即時に異常の検出と切離しができるとともに、
平均出力値に異常が及ぶことを防止できる。
第１図はこの発明の多重化回路の一実施例の構成を示す
ブロック図、第２図は従来の多重化回路のブロック図で
ある。 １０．２０．３０・・・出カニニット、１１゜２１．３
１・・・オペアンプ、１３，２３，３３・・・リレー、
１３ ｍ 、 ２３ ｍ 、 ３３ ＆−・接点、１４
ｍ、１４ｂ、２４＆、２４ｂ、３４ｔ＊。 ３４ｂ・・・偏差検出器、１５，２５．３５・・・ＮＡ
ＮＤｆ−）、１６ 、２６ 、’３６・・・電圧ホロワ
回路。
ブロック図、第２図は従来の多重化回路のブロック図で
ある。 １０．２０．３０・・・出カニニット、１１゜２１．３
１・・・オペアンプ、１３，２３，３３・・・リレー、
１３ ｍ 、 ２３ ｍ 、 ３３ ＆−・接点、１４
ｍ、１４ｂ、２４＆、２４ｂ、３４ｔ＊。 ３４ｂ・・・偏差検出器、１５，２５．３５・・・ＮＡ
ＮＤｆ−）、１６ 、２６ 、’３６・・・電圧ホロワ
回路。
Claims (1)
- 他の制御装置の出力信号と自己の制御装置の出力信号と
を比較して偏差信号を検出する偏差検出手段と、この偏
差検出手段で得られた偏差信号により自己の出力信号の
異常の有無を判定し異常時には自己の出力信号を切り離
す論理回路とよりなる多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22531584A JPS61103201A (ja) | 1984-10-26 | 1984-10-26 | 多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22531584A JPS61103201A (ja) | 1984-10-26 | 1984-10-26 | 多重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61103201A true JPS61103201A (ja) | 1986-05-21 |
Family
ID=16827425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22531584A Pending JPS61103201A (ja) | 1984-10-26 | 1984-10-26 | 多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61103201A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328901A (ja) * | 1989-06-27 | 1991-02-07 | Toshiba Corp | プロセス制御装置 |
-
1984
- 1984-10-26 JP JP22531584A patent/JPS61103201A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328901A (ja) * | 1989-06-27 | 1991-02-07 | Toshiba Corp | プロセス制御装置 |
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