JPS60186955A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
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- JPS60186955A JPS60186955A JP4054284A JP4054284A JPS60186955A JP S60186955 A JPS60186955 A JP S60186955A JP 4054284 A JP4054284 A JP 4054284A JP 4054284 A JP4054284 A JP 4054284A JP S60186955 A JPS60186955 A JP S60186955A
- Authority
- JP
- Japan
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- data
- peripheral
- lsi
- dma
- bus
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、マイクロコンピュータ周辺ＬＳＩのＤＭＡ
制御方式に関する。
制御方式に関する。
（背景技術）
近年、制御装置等にマイクロコンピュータを使用するこ
とが多くなり、それにともないマイクロコンピュータに
接続され、制御を行なう周辺ＬＳＩが多く出回ってきた
。
とが多くなり、それにともないマイクロコンピュータに
接続され、制御を行なう周辺ＬＳＩが多く出回ってきた
。
これら外部装置の制御やデータ転送に代表されるマイク
ロコンピュータ用周辺ＬＳＩの制御方式には、プログラ
ム制御方式とＤＭＡ（口ｉｒｅｃｔＭｅｍｏｒｙ Ａｃ
ｃｅｓｓ ）制御方式がある。
ロコンピュータ用周辺ＬＳＩの制御方式には、プログラ
ム制御方式とＤＭＡ（口ｉｒｅｃｔＭｅｍｏｒｙ Ａｃ
ｃｅｓｓ ）制御方式がある。
プログラム制御方式は、第１図に示すように、中央処理
装置（以下ＣＰＵと記す）ｌ、メモリ（ＭＥＭ）２、周
辺ＬＳＩ３がデータバス１３とコントロールバス１２に
より接続され２周辺ＬＳＩ３のデータの読出し及び書込
み、コマノドの書込み並びにステータスの読取りをＣＰ
ＵＩが直接コントロールバス１２を制御し、データバス
１３を介して行なう方式である。
装置（以下ＣＰＵと記す）ｌ、メモリ（ＭＥＭ）２、周
辺ＬＳＩ３がデータバス１３とコントロールバス１２に
より接続され２周辺ＬＳＩ３のデータの読出し及び書込
み、コマノドの書込み並びにステータスの読取りをＣＰ
ＵＩが直接コントロールバス１２を制御し、データバス
１３を介して行なう方式である。
ＤＭＡ制御方式は、第２図に示すようにＣＰＵ１、メモ
リ２、ＤＭＡコントローラ（ＤＭＡ−Ｃ）４及び周辺Ｌ
ＳＩ３がデータバス１３とコントロールバス１２により
接続され、周辺ＬＳＩ３へのコマンドの書込み及びステ
ータスの読取りをＣＰＵ１がコントロールバス１２を制
御しかつデータバス １３を介して行ない、周辺ＬＳＩ
３へのデータの読出し及び書込みをＤＭＡコントローラ
が４がＣＰＵＩからコントロールバス１２の使用権を受
取り、かつデータバス１３を介してメモリ２と転送を行
なう方式である。
リ２、ＤＭＡコントローラ（ＤＭＡ−Ｃ）４及び周辺Ｌ
ＳＩ３がデータバス１３とコントロールバス１２により
接続され、周辺ＬＳＩ３へのコマンドの書込み及びステ
ータスの読取りをＣＰＵ１がコントロールバス１２を制
御しかつデータバス １３を介して行ない、周辺ＬＳＩ
３へのデータの読出し及び書込みをＤＭＡコントローラ
が４がＣＰＵＩからコントロールバス１２の使用権を受
取り、かつデータバス１３を介してメモリ２と転送を行
なう方式である。
最近は、高スループツトの要求、Ｉ１０制御のためのＣ
ＰＵ負荷の軽減の要求があり、プログラム制御方式より
もＤＭＡ制御方式を使用する傾向にある。特にデータ転
送を目的とした周辺ＬＳＩでは、メモリと周辺ＬＳＩ内
部レジスタ間の多数のリード−ライトからＣＰＵを解放
するために、ＤＭＡ制御方式のものが多い。
ＰＵ負荷の軽減の要求があり、プログラム制御方式より
もＤＭＡ制御方式を使用する傾向にある。特にデータ転
送を目的とした周辺ＬＳＩでは、メモリと周辺ＬＳＩ内
部レジスタ間の多数のリード−ライトからＣＰＵを解放
するために、ＤＭＡ制御方式のものが多い。
プログラム制御用の周辺ＬＳＩでは、データ要求信号を
ＤＭＡコントローラを作動させるための信号に使用して
も、データブロックの終了を検出することにより、デー
タ転送終了指示をＣＰＵが書込む必要がある場合があり
、完全なりＭＡ制御方式とはいえなかった。
ＤＭＡコントローラを作動させるための信号に使用して
も、データブロックの終了を検出することにより、デー
タ転送終了指示をＣＰＵが書込む必要がある場合があり
、完全なりＭＡ制御方式とはいえなかった。
また、ＤＭＡ制御用の周辺ＬＳＩであっても、使用する
モードの設定によりデータブロックの終ｒをＣＰＵが直
接周辺ＬＳＩに書込む必要のあるものがあった。
モードの設定によりデータブロックの終ｒをＣＰＵが直
接周辺ＬＳＩに書込む必要のあるものがあった。
（発明の目的）
この発明はこのような従来の問題点に着目してなされた
もので、ＤＭＡ制御用又はプログラム制御用のようにデ
ータブロック終了制御の必要な周辺ＬＳＩに対して、Ｃ
ＰＵの介在なしに周辺ＬＳＩのＤＭＡ制御の完了を可能
とすることができ、この結果周辺ＬＳＩ制御のためのＣ
ＰＵ負荷を軽減し、高スループツトが達成できるＤＭＡ
制御方式を提供することを目的とする。
もので、ＤＭＡ制御用又はプログラム制御用のようにデ
ータブロック終了制御の必要な周辺ＬＳＩに対して、Ｃ
ＰＵの介在なしに周辺ＬＳＩのＤＭＡ制御の完了を可能
とすることができ、この結果周辺ＬＳＩ制御のためのＣ
ＰＵ負荷を軽減し、高スループツトが達成できるＤＭＡ
制御方式を提供することを目的とする。
この目的を達成するためのこの発明の特徴は、中央処理
装置、メモリ、ＤＭＡコントローラ及び周辺装置とデー
タ転送を行なう際に中央処理装置からデータ転送終了指
示を必要とする周辺ＬＳＩとを有し、前記中央処理装置
がメモリ及び周辺ＬＳＩとデータを読み書きするための
データバスとコントロールバスの使用権を、前記周辺Ｌ
ＳＩからのデータ要求信号の有無により時間的に前記中
央処理装置と前記ＤＭ−Ａコントローラとの間で切替え
ることで、同一バスを用いて前記ＤＭＡコントローラが
周辺ＬＳＩとメモリ間のデータ転送を制御する処理装置
において、データブロックの最終データ転送サイクル中
に前記周辺ＬＳＩに対しデータ転送終了指示を行なうた
めのＬＳＩ制御回路を前記ＤＭＡコントローラ、ＣＰＵ
及び周辺ＬＳＩの間に設け、該ＬＳＩ制御回路は前記Ｄ
ＭＡコントローラから出力される最終データのＤＭＡサ
イクルであることを示す信号を検出することにより、最
終データのＤＭＡサイクル中にデータバス及びコントロ
ールバスの使用権を前記ＤＭＡコントローラから得て、
データ転送終了指示を前記 ・周辺ＬＳＩに書込むＤＭ
Ａ制御方式にある。
装置、メモリ、ＤＭＡコントローラ及び周辺装置とデー
タ転送を行なう際に中央処理装置からデータ転送終了指
示を必要とする周辺ＬＳＩとを有し、前記中央処理装置
がメモリ及び周辺ＬＳＩとデータを読み書きするための
データバスとコントロールバスの使用権を、前記周辺Ｌ
ＳＩからのデータ要求信号の有無により時間的に前記中
央処理装置と前記ＤＭ−Ａコントローラとの間で切替え
ることで、同一バスを用いて前記ＤＭＡコントローラが
周辺ＬＳＩとメモリ間のデータ転送を制御する処理装置
において、データブロックの最終データ転送サイクル中
に前記周辺ＬＳＩに対しデータ転送終了指示を行なうた
めのＬＳＩ制御回路を前記ＤＭＡコントローラ、ＣＰＵ
及び周辺ＬＳＩの間に設け、該ＬＳＩ制御回路は前記Ｄ
ＭＡコントローラから出力される最終データのＤＭＡサ
イクルであることを示す信号を検出することにより、最
終データのＤＭＡサイクル中にデータバス及びコントロ
ールバスの使用権を前記ＤＭＡコントローラから得て、
データ転送終了指示を前記 ・周辺ＬＳＩに書込むＤＭ
Ａ制御方式にある。
（発明の構成及び作用）
第３図は、この発明によるＤＭＡ制御方式の一実施例を
示すブロック図である。１はＣＰＵ、２はメモリ（ＭＥ
Ｍ）、３は図示しない周辺装置へデータを転送し、最終
データのデータ送出直前にＣＰＵがデータ転送終了指示
をする必要のある周辺ＬＳＩ、４は周辺ＬＳＩ３とメモ
リ２間でのＤＭＡ転送を制御するＤＭＡコントローラ（
ＤＭＡ−Ｃ）、５は最終データのＤＭＡ転送時に周辺Ｌ
ＳＩ３にデータ転送終了指示をするＬＳＩ制御回路（Ｌ
ＳＩ−Ｃ）である。これらのブロックはコントロールバ
ス１２及びデータバス１３に図示のとおり接続されてい
る。特に、ＤＭＡコントローラ４のコントロール信号は
バス１１を介してＬＳ■制御回路５に供給され、最終デ
ータのＤＭＡ転送であるか否かに従って前記ＬＳＩ制御
回路５の制御信号として使用されるか、あるいはそのま
ま＝ｒｙトロールバス１２に供給される。信号線６は、
周辺ＬＳＩ３からのデータ要求信号をＤＭＡコントロー
ラ４に伝える。信号線７は、ＤＭＡコントローラ４から
のコントロールバス１２及びデータバス１３の使用権の
要求信号をＣＰＵＩに伝える。信号線８は、この要求信
号に対する応答信号をＤＭＡコントローラ４に伝える。
示すブロック図である。１はＣＰＵ、２はメモリ（ＭＥ
Ｍ）、３は図示しない周辺装置へデータを転送し、最終
データのデータ送出直前にＣＰＵがデータ転送終了指示
をする必要のある周辺ＬＳＩ、４は周辺ＬＳＩ３とメモ
リ２間でのＤＭＡ転送を制御するＤＭＡコントローラ（
ＤＭＡ−Ｃ）、５は最終データのＤＭＡ転送時に周辺Ｌ
ＳＩ３にデータ転送終了指示をするＬＳＩ制御回路（Ｌ
ＳＩ−Ｃ）である。これらのブロックはコントロールバ
ス１２及びデータバス１３に図示のとおり接続されてい
る。特に、ＤＭＡコントローラ４のコントロール信号は
バス１１を介してＬＳ■制御回路５に供給され、最終デ
ータのＤＭＡ転送であるか否かに従って前記ＬＳＩ制御
回路５の制御信号として使用されるか、あるいはそのま
ま＝ｒｙトロールバス１２に供給される。信号線６は、
周辺ＬＳＩ３からのデータ要求信号をＤＭＡコントロー
ラ４に伝える。信号線７は、ＤＭＡコントローラ４から
のコントロールバス１２及びデータバス１３の使用権の
要求信号をＣＰＵＩに伝える。信号線８は、この要求信
号に対する応答信号をＤＭＡコントローラ４に伝える。
信号線９は、ＤＭＡ転送におけるデータが最終データで
あるか否かを示す信号をＤＭＡコントローラ４からＬＳ
Ｉ制御回路５に伝える。信号線ｌＯは、ＤＭＡサイクル
であるか否かを示す信号をＤＭＡコントローラ４からＬ
ＳＩ制御回路５に伝える。
あるか否かを示す信号をＤＭＡコントローラ４からＬＳ
Ｉ制御回路５に伝える。信号線ｌＯは、ＤＭＡサイクル
であるか否かを示す信号をＤＭＡコントローラ４からＬ
ＳＩ制御回路５に伝える。
次に、動作について第４図及び第５図の動作タイミング
図を用いて説明する。第４図は最終データのＤＭＡ転送
でない場合の動作タイミング図、及び第５図は最終デー
タのＤＭＡ転送である場合の動作タイミング図である。
図を用いて説明する。第４図は最終データのＤＭＡ転送
でない場合の動作タイミング図、及び第５図は最終デー
タのＤＭＡ転送である場合の動作タイミング図である。
ＣＰＵＩはＬＳＩ制御回路５内のレジスタに、データブ
ロック終了時に周辺ＬＳＩ３へ書込まなければならない
コマンドを書込む。次にメモリ２の内容を周辺ＬＳＩに
書込むため、ＤＭＡコントローラ４の設定を行なう。そ
の後、周辺ＬＳＩ３の初期設定を行ない、データ転送を
開始させる。
ロック終了時に周辺ＬＳＩ３へ書込まなければならない
コマンドを書込む。次にメモリ２の内容を周辺ＬＳＩに
書込むため、ＤＭＡコントローラ４の設定を行なう。そ
の後、周辺ＬＳＩ３の初期設定を行ない、データ転送を
開始させる。
周辺ＬＳＩ３は周辺装置に対するデータ送出準備ができ
ると、ＤＭＡコントローラ４に対し、信号線６のレベル
をハイとしてデータ要求信号を送出し、データ要求を行
なう（第４図（ａ））。ＤＭＡコントローラ４はこれを
受けてＣＰＵＩに対し、コントロールバス１２及びデー
タバス１３の使用権の要求を信号線７のレベルをハイと
することにより行ない、これらのバスが解放されるのを
待つ。このとき、データ転送が最終データの転送でない
ときは、信号線９のレベルをローのままに保つ（第４図
（ｃ））、 ＣＰ Ｕ １はサイクルの切れ目でホール
ド・ステートとなり、コントローｊしバス１２及びデー
タバス１３を解放して、これらのバスの使用権の要求に
対する応答信号を、信号線８のレベルをハイとすること
により送出する。これにより、ＤＭＡコントローラ４は
コントロールバス１２及びデータバス１３の使用権を受
け、ＤＭＡサイクルに入ったことを信号線１０のレベル
−ハイとすることにより送出する。ＬＳＩ制御回路５は
信号線ｌＯのレベルがハイとなった時点で、最終データ
の転送であるか否かを信号線９のレベルをチェックする
ことにより行なう、前述したように信号線１０のレベル
はロー、すなわち最終データの転送でないので、ＬＳＩ
制御回路５はＤＭＡコントローラからバス１１を介して
送出されたコントロール信号音、そのままコントロール
バス！２に出力する。これにより、通常のＤＭＡサイク
ルに従い１周辺ＬＳＩ３へ書込むためのデータをメモリ
２から読出すためのコントロールバス１２内の信号（第
４図（ｅ））によりメモリ２から読出されたデータバス
夏３上のデータ（第４図（ｆ））が、データバス１３−
ヒのデータを周辺ＬＳＩ３へ書込むためのコントロール
バス１２ 内の信号（第４図（ｄ））により周辺ＬＳＩ
５に書込まれる。
ると、ＤＭＡコントローラ４に対し、信号線６のレベル
をハイとしてデータ要求信号を送出し、データ要求を行
なう（第４図（ａ））。ＤＭＡコントローラ４はこれを
受けてＣＰＵＩに対し、コントロールバス１２及びデー
タバス１３の使用権の要求を信号線７のレベルをハイと
することにより行ない、これらのバスが解放されるのを
待つ。このとき、データ転送が最終データの転送でない
ときは、信号線９のレベルをローのままに保つ（第４図
（ｃ））、 ＣＰ Ｕ １はサイクルの切れ目でホール
ド・ステートとなり、コントローｊしバス１２及びデー
タバス１３を解放して、これらのバスの使用権の要求に
対する応答信号を、信号線８のレベルをハイとすること
により送出する。これにより、ＤＭＡコントローラ４は
コントロールバス１２及びデータバス１３の使用権を受
け、ＤＭＡサイクルに入ったことを信号線１０のレベル
−ハイとすることにより送出する。ＬＳＩ制御回路５は
信号線ｌＯのレベルがハイとなった時点で、最終データ
の転送であるか否かを信号線９のレベルをチェックする
ことにより行なう、前述したように信号線１０のレベル
はロー、すなわち最終データの転送でないので、ＬＳＩ
制御回路５はＤＭＡコントローラからバス１１を介して
送出されたコントロール信号音、そのままコントロール
バス！２に出力する。これにより、通常のＤＭＡサイク
ルに従い１周辺ＬＳＩ３へ書込むためのデータをメモリ
２から読出すためのコントロールバス１２内の信号（第
４図（ｅ））によりメモリ２から読出されたデータバス
夏３上のデータ（第４図（ｆ））が、データバス１３−
ヒのデータを周辺ＬＳＩ３へ書込むためのコントロール
バス１２ 内の信号（第４図（ｄ））により周辺ＬＳＩ
５に書込まれる。
いま、メモリ２から転送されるデータが最終データであ
るときは、周辺ＬＳＩ３からＤＭＡコントローラ４ヘデ
ータ要求信号が出力され（第５図（ａ））、 Ｄ ＭＡ
コントローラ４からＣＰＵＩに対するコントロールバ
ス１２及びデータバス１３の使用権の要求が出力された
ときに、ＤＭＡコントローラ４は信号線９のレベルをハ
イにする（ｐｆＳＳ図（Ｃ））、そして信号線ｌＯのレ
ベルがハイになりＤＭＡサイクルに入った時点（第５図
（ｂ））で、前述したように信号線９のレベルをチェッ
クする。信号線９のレベルはハイなので、ＬＳＩ制御回
路５は最終データのＤＭＡサイクルに入ったと判断し、
ＤＭＡコントローラ４からバス１１を介して送出される
コントロール信号をコントロールバス１２上に出力せず
、データバス１３上に周辺ＬＳＩ３へ書込むべきコマン
ドを出力しく第５図（ｆ））、データを周辺ＬＳＩ３へ
書込むためのコントロールバス内の信号（第５図（ｄ）
）をローとすることにより、周辺ＬＳＩ３に書込む。こ
のとき、周辺ＬＳＩ３に書込むためのデータをメモリ２
から読出すためのコントロールバス１２内の信号（第５
図（ｅ））は、ＬＳＩ制御回路５によりローとなるとこ
ろ（破線部分）をハイに保たれる。
るときは、周辺ＬＳＩ３からＤＭＡコントローラ４ヘデ
ータ要求信号が出力され（第５図（ａ））、 Ｄ ＭＡ
コントローラ４からＣＰＵＩに対するコントロールバ
ス１２及びデータバス１３の使用権の要求が出力された
ときに、ＤＭＡコントローラ４は信号線９のレベルをハ
イにする（ｐｆＳＳ図（Ｃ））、そして信号線ｌＯのレ
ベルがハイになりＤＭＡサイクルに入った時点（第５図
（ｂ））で、前述したように信号線９のレベルをチェッ
クする。信号線９のレベルはハイなので、ＬＳＩ制御回
路５は最終データのＤＭＡサイクルに入ったと判断し、
ＤＭＡコントローラ４からバス１１を介して送出される
コントロール信号をコントロールバス１２上に出力せず
、データバス１３上に周辺ＬＳＩ３へ書込むべきコマン
ドを出力しく第５図（ｆ））、データを周辺ＬＳＩ３へ
書込むためのコントロールバス内の信号（第５図（ｄ）
）をローとすることにより、周辺ＬＳＩ３に書込む。こ
のとき、周辺ＬＳＩ３に書込むためのデータをメモリ２
から読出すためのコントロールバス１２内の信号（第５
図（ｅ））は、ＬＳＩ制御回路５によりローとなるとこ
ろ（破線部分）をハイに保たれる。
その後、第５図（ｅ）に示すコントロールバス１２内の
信号のレベルをローとするとこによりメモリ２から読出
されたデータバス１３上のデータ（第５図（ｒ））カ、
ｍｓ図（ｄ）に示すコントロールバス１２内の信号のレ
ベルをローとすることにより、周辺ＬＳＩ３に書込まれ
る。
信号のレベルをローとするとこによりメモリ２から読出
されたデータバス１３上のデータ（第５図（ｒ））カ、
ｍｓ図（ｄ）に示すコントロールバス１２内の信号のレ
ベルをローとすることにより、周辺ＬＳＩ３に書込まれ
る。
（発明の効果）
゛以上説明したように、この発明によれば、データブロ
ック終了制御の必要な周辺ＬＳＩに対して、ＣＰＵの介
在なしに周辺ＬＳＩのＤＭＡ制御の完了を可能とするこ
とができ１周辺ＬＳＩ制御のためのＣＰＵ負荷を軽減し
、高スルーブツトが達成できるという効果が得られる。
ック終了制御の必要な周辺ＬＳＩに対して、ＣＰＵの介
在なしに周辺ＬＳＩのＤＭＡ制御の完了を可能とするこ
とができ１周辺ＬＳＩ制御のためのＣＰＵ負荷を軽減し
、高スルーブツトが達成できるという効果が得られる。
′更に、゛この発明はＤＭＡ転送可能であるので、高速
データ転送に利用できる。
データ転送に利用できる。
第１図は従来のプログラム制御方式のブロック図、第２
図は従来のＤＭＡ制御方式のブロック図、第３図はこの
発明によるＤＭＡ制御方式の一実施例のブロック図、第
４図は第３図における転送すべきデータが最終データで
ない場合の動作タイミング図、及び第５図は第３図にお
ける転送すべきデータが最終データの場合の動作タイミ
ング図である。 １−ｍ−中央処理装置（ＣＰＵ）、 ２−ｍ−メモリ（ＭＥＭ）、 ３−−一周辺ＬＳＩ （ＬＳＩ）、 ４−一−ＤＭＡコントローラ（Ｄ ＭＡ −Ｃ）、５−
−−ＬＳＩ制御回路（ＬＳ Ｉ−Ｃ）、８、７． Ｅｌ
、 ９．１０−−−一信号線、 １１−ｍ−バス、１２
−ｍ−コントロールバス、 １３−ｍ−データパス。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山木恵− 第４図 ＋ｆ＋ （ＤＡＴＡ） −一−−イ、□っ一一−−−−
−第５図 山（ＤへＴＡン 手続補正書（自発） 昭和５９年８月１４日 特許庁長官 志賀 手段 １ 事件の表示 昭和５９年 特許願 第４０５４２号 ２ 発明の名称 ＤＭＡ制御方式 ３、補正をする者 事件との関係 特許出願人 名 称 （０２月沖電気工業株式会社 ４代理人 ５、補正の対象 明細書の発明の詳細な説明の欄及び図面６、補正の内容 １１） 明細書第３頁第１５行の「コントローラが」を
１コントローラ」と補正する。 （２）明細書第９頁第加行の「Ｌ８Ｉ５Ｊを［Ｌ８Ｉ３
Ｊと補正する。 （３）図面の第２図を別紙のとおり補正する。 以 上
図は従来のＤＭＡ制御方式のブロック図、第３図はこの
発明によるＤＭＡ制御方式の一実施例のブロック図、第
４図は第３図における転送すべきデータが最終データで
ない場合の動作タイミング図、及び第５図は第３図にお
ける転送すべきデータが最終データの場合の動作タイミ
ング図である。 １−ｍ−中央処理装置（ＣＰＵ）、 ２−ｍ−メモリ（ＭＥＭ）、 ３−−一周辺ＬＳＩ （ＬＳＩ）、 ４−一−ＤＭＡコントローラ（Ｄ ＭＡ −Ｃ）、５−
−−ＬＳＩ制御回路（ＬＳ Ｉ−Ｃ）、８、７． Ｅｌ
、 ９．１０−−−一信号線、 １１−ｍ−バス、１２
−ｍ−コントロールバス、 １３−ｍ−データパス。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山木恵− 第４図 ＋ｆ＋ （ＤＡＴＡ） −一−−イ、□っ一一−−−−
−第５図 山（ＤへＴＡン 手続補正書（自発） 昭和５９年８月１４日 特許庁長官 志賀 手段 １ 事件の表示 昭和５９年 特許願 第４０５４２号 ２ 発明の名称 ＤＭＡ制御方式 ３、補正をする者 事件との関係 特許出願人 名 称 （０２月沖電気工業株式会社 ４代理人 ５、補正の対象 明細書の発明の詳細な説明の欄及び図面６、補正の内容 １１） 明細書第３頁第１５行の「コントローラが」を
１コントローラ」と補正する。 （２）明細書第９頁第加行の「Ｌ８Ｉ５Ｊを［Ｌ８Ｉ３
Ｊと補正する。 （３）図面の第２図を別紙のとおり補正する。 以 上
Claims (1)
- 中央処理装置、メモリ、ＤＭＡコントローラ及び周辺装
置とデータ転送を行なう際に中央処理装置からデータ転
送終了指示を必要とする周辺ＬＳＩとを有し、前記中央
処理装置がメモリ及び周辺ＬＳＩとデータを読み書きす
るためのデータバスとコントロールバスの使用権を、前
記周辺ＬＳＩからのデータ要求信号の有無により時間的
に前記中央処理装置と前記ＤＭＡコントローラとの間で
切替えることで、同一バスを用いて前記ＤＭＡコントロ
ーラが周辺ＬＳＩとメモリ間のデータ転送を制御する処
理装置において、データブロックの最終データ転送サイ
クル中に前記周辺ＬＳＩに対しデータ転送終了指示を行
なうためのＬＳＩ制御回路を前記ＤＭＡコントローラ、
ＣＰＵ及び周辺ＬＳＩの間に設け、該ＬＳＩ制御回路は
前記ＤＭＡコントローラから出力される最終データのＤ
ＭＡサイクルであることを示す信号を検出することによ
り、最終データのＤＭＡサイクル中にデータバス及びコ
ントロールバスの使用権を前記ＤＭＡコントローラから
得て、データ転送終了指示を前記周辺ＬＳＩに書込むこ
とを特徴とするＩ）ＭＡ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054284A JPS60186955A (ja) | 1984-03-05 | 1984-03-05 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054284A JPS60186955A (ja) | 1984-03-05 | 1984-03-05 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60186955A true JPS60186955A (ja) | 1985-09-24 |
Family
ID=12583331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054284A Pending JPS60186955A (ja) | 1984-03-05 | 1984-03-05 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399952U (ja) * | 1986-12-18 | 1988-06-29 |
-
1984
- 1984-03-05 JP JP4054284A patent/JPS60186955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399952U (ja) * | 1986-12-18 | 1988-06-29 |
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