JPS6112059A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPS6112059A JPS6112059A JP59132361A JP13236184A JPS6112059A JP S6112059 A JPS6112059 A JP S6112059A JP 59132361 A JP59132361 A JP 59132361A JP 13236184 A JP13236184 A JP 13236184A JP S6112059 A JPS6112059 A JP S6112059A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、データ蓄積用の容量部と、スイッチング用Ｍ
Ｏ８）ランラスタ１個よシなる１トランジスタ型メモリ
セルの製造方法に関するものである。
Ｏ８）ランラスタ１個よシなる１トランジスタ型メモリ
セルの製造方法に関するものである。
（２） 従来技術
ま−ｊ’ｌ）ランジスタ型メモリの動作原理について第
１図を参照しながら説明する。Ｃ３はデータ蓄積用の容
量を示し１節点Ｎの電位が記憶データに対応する。ＷＬ
は１選択線で、Ｎ型トランジスタＱのゲート電極に接続
されている。
１図を参照しながら説明する。Ｃ３はデータ蓄積用の容
量を示し１節点Ｎの電位が記憶データに対応する。ＷＬ
は１選択線で、Ｎ型トランジスタＱのゲート電極に接続
されている。
Ｄは、データ書き込み、読み出し＠（以下データ線とよ
ぶ）で、動作開始前には、データ線の浮遊容量ｃｄは、
電源電位ｖＣｃまで充電されている。書き込みの際には
１選択線ＷＬ＝ｉｉ電位にすることによりＱを導通状態
とし、トランジスタＱ、データ線りをとおして容量、Ｃ
，ｔ−充電あるいは放電することによシ節点Ｎの電位を
決定する。読Ｊ）−出シの際には、データ線の浮遊容量
ｃｄを電源電位Ｖ０゜にあらかじめ充電しておき、その
後１選択線ＷＬｔ高電位にすることによシトランジスタ
ＱＴｈ導通させると１節点Ｎの電位が電源電位（″′１
″データ）の場合はデータ線の電位は変動せず（第２図
破線）節点Ｎの電位が接地電位（″′Ｏ″データ）・の
場合は。
ぶ）で、動作開始前には、データ線の浮遊容量ｃｄは、
電源電位ｖＣｃまで充電されている。書き込みの際には
１選択線ＷＬ＝ｉｉ電位にすることによりＱを導通状態
とし、トランジスタＱ、データ線りをとおして容量、Ｃ
，ｔ−充電あるいは放電することによシ節点Ｎの電位を
決定する。読Ｊ）−出シの際には、データ線の浮遊容量
ｃｄを電源電位Ｖ０゜にあらかじめ充電しておき、その
後１選択線ＷＬｔ高電位にすることによシトランジスタ
ＱＴｈ導通させると１節点Ｎの電位が電源電位（″′１
″データ）の場合はデータ線の電位は変動せず（第２図
破線）節点Ｎの電位が接地電位（″′Ｏ″データ）・の
場合は。
あらかじめ容量ｃｄにたくわ見られた電荷が容量Ｃｄと
容量Ｃ８で分割されるため、データ線の電位はΔ■だけ
降下する（第２図実線）。データ線りは、さらに差動増
幅器に接続されておシ、上述の記号電位は増幅され読み
出しが完了する。データ″１”と′Ｏ″の信号差ΔＶは
。
容量Ｃ８で分割されるため、データ線の電位はΔ■だけ
降下する（第２図実線）。データ線りは、さらに差動増
幅器に接続されておシ、上述の記号電位は増幅され読み
出しが完了する。データ″１”と′Ｏ″の信号差ΔＶは
。
容量ＣｄとＣ５の容量比で決まり１通常４０ＱｍＶ〜６
００ｍＶ程度であるが、α線や、寄生結合容量による雑
音に対する余裕度の高いあるいは。
００ｍＶ程度であるが、α線や、寄生結合容量による雑
音に対する余裕度の高いあるいは。
高速動作に適したメモＩＪ を構成するためには。
信号差Δ■の大きい、すなわち、容量Ｃ８の大きなメモ
リセルを構成する必要がある。
リセルを構成する必要がある。
１トランジスタ型メモリセルの代表例についてマスクパ
ターン図を第３図に、第３図ｘ−ｘ’における断面図を
第４図に示す。１１は、フィールドｉ域（不活性領域）
を決定するためのマスク１２は、容量ゲート電極、１３
は、スイッチングトランジスタゲート電極である。１５
はＰ型シリコン基板、１８はソース・ドレイン領域とな
るＮ＋型不純物拡散層、１６は窒化シリコン層、１４は
フィールド領域の厚い酸化シリコン層をそれぞれ示す。
ターン図を第３図に、第３図ｘ−ｘ’における断面図を
第４図に示す。１１は、フィールドｉ域（不活性領域）
を決定するためのマスク１２は、容量ゲート電極、１３
は、スイッチングトランジスタゲート電極である。１５
はＰ型シリコン基板、１８はソース・ドレイン領域とな
るＮ＋型不純物拡散層、１６は窒化シリコン層、１４は
フィールド領域の厚い酸化シリコン層をそれぞれ示す。
前記容量Ｃ３は１反転層あるいはＮ 不純物拡散層１９
と電極１２で形成され、容量部領域は第３図において斜
線の施され次領域となる。ここで注目すべきは、フィー
ルドを決定するマスクパターン１１よＪ４容量領域斜線
部が小さくなっていることである。
と電極１２で形成され、容量部領域は第３図において斜
線の施され次領域となる。ここで注目すべきは、フィー
ルドを決定するマスクパターン１１よＪ４容量領域斜線
部が小さくなっていることである。
これは、フィールド領域全形成する工程が原因で生ずる
。これに関して第５図〜第７図を用い゛て説明する。２
１線シリコン基板、２３は酸化シリコン膜、２４は耐酸
化性膜である窒化シリコン嘆、２５はフォトレジスト層
を示し、第５図は、フィールド領域を決定するマスク（
ガラス２７と暗部材１ｚ６）を用いて縛光現象した後の
状態を示してｂる（便宜上マスクもあわせて図示しであ
る。）。第３図のフォトレジストはポジタイプを用いた
例を示しているが、２μｍ以下の巾あるいは間隔のパタ
ーンを形成するためには、ポジレジストが適しているた
め現在では一般的である。ここで注意すべきは、光のま
わル込みや反射のため、マスクパターン間隔Ｉ１１よシ
もレジストパターン間隔の方が広くなってしまうことで
ある。さらにレジスト２５をマスクとして窒化シリコン
層２４．酸化シリコン層２３を工、チング除去した後の
状態を第６図に示す。 次に耐酸化性窒化シリコン層２
４をマスクとして基板２１表面を酸化することによりフ
ィールドの厚い酸化シリコン層２Ｂを形成すると第７図
のようになる。第７図に示されるように、窒化シリコン
層２４の下にも側面から酸素原子がはいり込み、酸化シ
リコン膜がくい込んだ形となるところに特徴がある（チ
ャネルスト、ハ用不純物導入工程に関してはここでは省
略する。
。これに関して第５図〜第７図を用い゛て説明する。２
１線シリコン基板、２３は酸化シリコン膜、２４は耐酸
化性膜である窒化シリコン嘆、２５はフォトレジスト層
を示し、第５図は、フィールド領域を決定するマスク（
ガラス２７と暗部材１ｚ６）を用いて縛光現象した後の
状態を示してｂる（便宜上マスクもあわせて図示しであ
る。）。第３図のフォトレジストはポジタイプを用いた
例を示しているが、２μｍ以下の巾あるいは間隔のパタ
ーンを形成するためには、ポジレジストが適しているた
め現在では一般的である。ここで注意すべきは、光のま
わル込みや反射のため、マスクパターン間隔Ｉ１１よシ
もレジストパターン間隔の方が広くなってしまうことで
ある。さらにレジスト２５をマスクとして窒化シリコン
層２４．酸化シリコン層２３を工、チング除去した後の
状態を第６図に示す。 次に耐酸化性窒化シリコン層２
４をマスクとして基板２１表面を酸化することによりフ
ィールドの厚い酸化シリコン層２Ｂを形成すると第７図
のようになる。第７図に示されるように、窒化シリコン
層２４の下にも側面から酸素原子がはいり込み、酸化シ
リコン膜がくい込んだ形となるところに特徴がある（チ
ャネルスト、ハ用不純物導入工程に関してはここでは省
略する。
以上の説明で明らかなように、フィールド決定用マスク
の寸法１１にくらべて、光のまわり込み、工、チングの
まわり込み、フィールド酸化膜２８のくい込みなどのた
めフィールド形成後の寸法１１はｓ １．Ｏｐｍ 〜２
．０μｍ広くなる。
の寸法１１にくらべて、光のまわり込み、工、チングの
まわり込み、フィールド酸化膜２８のくい込みなどのた
めフィールド形成後の寸法１１はｓ １．Ｏｐｍ 〜２
．０μｍ広くなる。
一方！、は、レジスト、露光機の解像度が限界で、０．
８μｍ〜２．０μｍ程度の値が一般的である。
８μｍ〜２．０μｍ程度の値が一般的である。
たとえば、第３図のメモリセル（セルサイズ８１１ｍＸ
１１μｍ）の場合、容量部の面積は、マスク上では、約
４６μｍ２に対して１寸法変化後の面積（破線で図示）
は、約−２μｍ２となってしまい、５０１以上も減少し
てしまっている。その結果。
１１μｍ）の場合、容量部の面積は、マスク上では、約
４６μｍ２に対して１寸法変化後の面積（破線で図示）
は、約−２μｍ２となってしまい、５０１以上も減少し
てしまっている。その結果。
読み出しの際の信号量が減少し、ノイズマージン不足の
ための歩留低下、あるいは、高速動作化の障害となって
いる。
ための歩留低下、あるいは、高速動作化の障害となって
いる。
（３）発明の目的
本発明の目的は、１トランジスタ型メモリセルの容量部
の面積減少がなく、高性能なメモリを実現できる製造方
法を提供することｉｃある。
の面積減少がなく、高性能なメモリを実現できる製造方
法を提供することｉｃある。
（４）発明の構成 ′
本発明は、１トランジスタメモリの製造方法に関して、
半導体基板の一主表面上のメモリセル以外の活性領域と
なるべき領域に少なくとも耐酸化性物質層を含む膜を選
択的に被着する工程と、該膜をマスクとして前記半導体
基板上に。
半導体基板の一主表面上のメモリセル以外の活性領域と
なるべき領域に少なくとも耐酸化性物質層を含む膜を選
択的に被着する工程と、該膜をマスクとして前記半導体
基板上に。
厚い酸化シリコン膜を形成する工程と、メモリセルを形
成すべき領域の前記厚い酸化シリコン膜を選択的に除去
し、前記半導体基板表面を露出させる工程と、露出した
基板表面に、容量ゲート絶縁膜を形成する工程と、容量
ゲート電極を選択的に形成する工程とを含むことを特徴
とする半導体メモリの製造方法である。
成すべき領域の前記厚い酸化シリコン膜を選択的に除去
し、前記半導体基板表面を露出させる工程と、露出した
基板表面に、容量ゲート絶縁膜を形成する工程と、容量
ゲート電極を選択的に形成する工程とを含むことを特徴
とする半導体メモリの製造方法である。
（５）実施例
実施例に関して第８図〜第１１図を用いて説明する。１
００ｃｍ程度のＰ型シリコン基板を酸化性雰囲気中で酸
化し、酸化シリコン層６００八程度被着した後ｓ’ ２
０００層程度の窒化シリコン層３２を気相成長法によシ
被着する。メモリセル以外の活性領域のみ残して前記窒
化シリコン層３２を公知の７オトエ、チング法によシ選
択的に除去する。その後、前記窒化シリコン層３２をマ
スクにして基板表面にたとえば、イオン注入法によルホ
ウ素導入し、チャネルスト、バネ鈍物領域を形成し、さ
らに酸化性雰囲気中にて、厚いフィールド酸化シリコン
層３３ ｅ ８０００層程度形成する（第８図）。
００ｃｍ程度のＰ型シリコン基板を酸化性雰囲気中で酸
化し、酸化シリコン層６００八程度被着した後ｓ’ ２
０００層程度の窒化シリコン層３２を気相成長法によシ
被着する。メモリセル以外の活性領域のみ残して前記窒
化シリコン層３２を公知の７オトエ、チング法によシ選
択的に除去する。その後、前記窒化シリコン層３２をマ
スクにして基板表面にたとえば、イオン注入法によルホ
ウ素導入し、チャネルスト、バネ鈍物領域を形成し、さ
らに酸化性雰囲気中にて、厚いフィールド酸化シリコン
層３３ ｅ ８０００層程度形成する（第８図）。
公知のフォトエツチング法により、メモリセル形成領域
のフィールド酸化シリコン層全選択的に除去し、さらに
露出したシリコン基板表面に、ヒ素あるいは、リンをイ
オン注入法などを用いて導入し、トランジスタのしきい
値電圧全制御する。第９図において３４はフォトレジス
トを示す。容量ゲート絶縁膜となるべき、酸化シリコン
層３５金熱酸化法で、ｉた、窒化シリコン層３６ｔ−気
相成長法によりたとえば、それぞれ１００Ａ、３００層
被着する。次に第１０図に示すように、多結晶シリコン
層全気相成長法により６０００層程度成長させ、さらに
、１０００℃でリンを拡散し１層抵抗を下げる。公知の
フォトエツチング法とよシ、容量ゲート電極３７ｔ−形
成する。酸化性雰囲気中で、容量ゲート電極を酸化し１
層間絶縁膜３８を５０００層程度形成する。この際、窒
化シリコン層３６が耐酸化性であるため、他の領域はほ
とんど酸化されない。
のフィールド酸化シリコン層全選択的に除去し、さらに
露出したシリコン基板表面に、ヒ素あるいは、リンをイ
オン注入法などを用いて導入し、トランジスタのしきい
値電圧全制御する。第９図において３４はフォトレジス
トを示す。容量ゲート絶縁膜となるべき、酸化シリコン
層３５金熱酸化法で、ｉた、窒化シリコン層３６ｔ−気
相成長法によりたとえば、それぞれ１００Ａ、３００層
被着する。次に第１０図に示すように、多結晶シリコン
層全気相成長法により６０００層程度成長させ、さらに
、１０００℃でリンを拡散し１層抵抗を下げる。公知の
フォトエツチング法とよシ、容量ゲート電極３７ｔ−形
成する。酸化性雰囲気中で、容量ゲート電極を酸化し１
層間絶縁膜３８を５０００層程度形成する。この際、窒
化シリコン層３６が耐酸化性であるため、他の領域はほ
とんど酸化されない。
その後、窒化シリコン層３６°、酸化シリコン層３５、
また、窒化シリコン層３２．酸化シリコン層・も工、チ
ング除去し、活性領域のシリコン基板３１ｔ−露出させ
る。酸化性雰囲気中でゲート酸化シリコ２層４０ｔ’７
００Ａ形成した後。
また、窒化シリコン層３２．酸化シリコン層・も工、チ
ング除去し、活性領域のシリコン基板３１ｔ−露出させ
る。酸化性雰囲気中でゲート酸化シリコ２層４０ｔ’７
００Ａ形成した後。
気相成長によシ多結晶シリコン層ｔ’６０００Ａ被着、
リンを導入し１層抵抗金工げ、フォトエツチング法によ
りゲート電極３９ｔ−形成する。ゲート電極３９をマス
クとしてイオン注入法でヒ素を自己整合的に基板表面に
導入し、ノース・ドレイン拡散層領域４１金形成する（
第１１図）。
リンを導入し１層抵抗金工げ、フォトエツチング法によ
りゲート電極３９ｔ−形成する。ゲート電極３９をマス
クとしてイオン注入法でヒ素を自己整合的に基板表面に
導入し、ノース・ドレイン拡散層領域４１金形成する（
第１１図）。
そして気相成長法によｊｊ）ＰＳＧｔ−１，０μｍ 被
着し、フォトエツチング法によりコンタクト開口部を形
成した後スバ、タリングによるアルミ配線、気相成長法
によるＰＳＧパッシベーション膜を形成することによシ
、半導体メモリが完成する。
着し、フォトエツチング法によりコンタクト開口部を形
成した後スバ、タリングによるアルミ配線、気相成長法
によるＰＳＧパッシベーション膜を形成することによシ
、半導体メモリが完成する。
（６） 発明の効果
第９図に示されるように１本発明によれば、メモリセル
容量部へのフィールド酸化膜のくい込みが全くなく、前
述のような容量部の面積減少がなくなり、現状の倍の面
積が容量部となる。
容量部へのフィールド酸化膜のくい込みが全くなく、前
述のような容量部の面積減少がなくなり、現状の倍の面
積が容量部となる。
また、露光時の光のまわり込み、エツチングの際のサイ
ドエッチの方向は、従来技術と異なシ。
ドエッチの方向は、従来技術と異なシ。
容量部が増加する方向であり、しかもレジスト・露光機
の解像度の限界に制限されることはない。
の解像度の限界に制限されることはない。
第１図、第２図は１トランジスタ型メモリの動作原理を
説明するための図である。第３図は１代表的なｌトラン
ジスタ型メモリセルのマスクパターン図、第４図は、第
３図のｘ−ｘ’における断−面図である。第５図〜第７
図は、フィールド領域を形成する従来技術を説明するた
めの断面図である。第８図〜第１゛１図は１本発明の実
施例の断面図である。 尚１図において、１１，１２．１３はそれぞれフィール
ド、容量ゲート電極、ゲート電極を決定定するマスクパ
ターンを示す。１５，２１．３１はＰ＋型シリコン基板
、２３は酸化シリコン膜、２４．３２は窒化シリコン膜
、２５．３４はレジスト、１４，２８．３３はフィール
ドの酸化シリコン層、１６．３６は容量ゲート絶縁膜を
形成する窒化シリコン層、１２．３７は容量ゲート電極
＋ １３．３９はゲート電極、１８．４１はＮ 不純物拡散
層、１７．３８は層間酸化シリコン層、３５は容量ゲー
ト絶縁膜の酸化シリコン層、４０はゲート酸化シリコン
層、２６．２７はそれぞれフォトマスクを形成する暗部
材料とガラス板を示す。 ＃２図 茅３ＵＡ 東 ４ 図 −草、ｆＩ！Ｉ 算 ６ 図 算７図
説明するための図である。第３図は１代表的なｌトラン
ジスタ型メモリセルのマスクパターン図、第４図は、第
３図のｘ−ｘ’における断−面図である。第５図〜第７
図は、フィールド領域を形成する従来技術を説明するた
めの断面図である。第８図〜第１゛１図は１本発明の実
施例の断面図である。 尚１図において、１１，１２．１３はそれぞれフィール
ド、容量ゲート電極、ゲート電極を決定定するマスクパ
ターンを示す。１５，２１．３１はＰ＋型シリコン基板
、２３は酸化シリコン膜、２４．３２は窒化シリコン膜
、２５．３４はレジスト、１４，２８．３３はフィール
ドの酸化シリコン層、１６．３６は容量ゲート絶縁膜を
形成する窒化シリコン層、１２．３７は容量ゲート電極
＋ １３．３９はゲート電極、１８．４１はＮ 不純物拡散
層、１７．３８は層間酸化シリコン層、３５は容量ゲー
ト絶縁膜の酸化シリコン層、４０はゲート酸化シリコン
層、２６．２７はそれぞれフォトマスクを形成する暗部
材料とガラス板を示す。 ＃２図 茅３ＵＡ 東 ４ 図 −草、ｆＩ！Ｉ 算 ６ 図 算７図
Claims (1)
- 半導体基板の一主表面上のメモリセル以外の活性領域
となるべき領域に少なくとも耐酸化性物質層を含む膜を
選択的に被着する工程と、該膜をマスクとして前記半導
体基板上に厚い酸化シリコン膜を形成する工程と、メモ
リセルを形成すべき領域の前記厚い酸化シリコン膜を選
択的に除去し、前記半導体基板表面を露出させる工程と
、該領域に、容量ゲート絶縁膜を形成する工程と、容量
ゲート電極を選択的に形成する工程とを含むことを特徴
とする半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132361A JPS6112059A (ja) | 1984-06-27 | 1984-06-27 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132361A JPS6112059A (ja) | 1984-06-27 | 1984-06-27 | 半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112059A true JPS6112059A (ja) | 1986-01-20 |
Family
ID=15079565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132361A Pending JPS6112059A (ja) | 1984-06-27 | 1984-06-27 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112059A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239497A (ja) * | 1991-01-09 | 1992-08-27 | Sanyo Electric Co Ltd | 飲料注出ノズル乾燥装置 |
-
1984
- 1984-06-27 JP JP59132361A patent/JPS6112059A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239497A (ja) * | 1991-01-09 | 1992-08-27 | Sanyo Electric Co Ltd | 飲料注出ノズル乾燥装置 |
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