JPS6112286B2 - - Google Patents
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- Publication number
- JPS6112286B2 JPS6112286B2 JP55129586A JP12958680A JPS6112286B2 JP S6112286 B2 JPS6112286 B2 JP S6112286B2 JP 55129586 A JP55129586 A JP 55129586A JP 12958680 A JP12958680 A JP 12958680A JP S6112286 B2 JPS6112286 B2 JP S6112286B2
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- JP
- Japan
- Prior art keywords
- circuit
- digit
- input
- encoding
- output
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
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- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は、２進化10進数の４倍数を生成する方
式に関する。
式に関する。
第１図は従来の４倍数生成方式を示すブロツク
図である。
図である。
４倍数を生成すべき２進化10進数はレジスタ１
とレジスタ２の両方に入力される。レジスタ１の
出力はシフト回路３によつて左（上位桁側）へ２
ビツトシフトされたのち、２進加算回路６の一方
の入力に与えられる。レジスタ２の出力は各桁毎
に符号化回路４によつて４ビツトの符号に符号化
され、さらにシフト回路５によつて左（上位桁
側）へ１ビツトシフトされたのち２進加算回路６
の他方の入力に与えられる。２進加算回路６は２
つの入力の値を加算する。レジスタ１，２に入力
された２進化10進数の４倍数（これも２進化10進
数である）は、２進加算回路６の出力用レジスタ
７に求まる。
とレジスタ２の両方に入力される。レジスタ１の
出力はシフト回路３によつて左（上位桁側）へ２
ビツトシフトされたのち、２進加算回路６の一方
の入力に与えられる。レジスタ２の出力は各桁毎
に符号化回路４によつて４ビツトの符号に符号化
され、さらにシフト回路５によつて左（上位桁
側）へ１ビツトシフトされたのち２進加算回路６
の他方の入力に与えられる。２進加算回路６は２
つの入力の値を加算する。レジスタ１，２に入力
された２進化10進数の４倍数（これも２進化10進
数である）は、２進加算回路６の出力用レジスタ
７に求まる。
符号化回路の符号化規則を第２図に示し、これ
を簡単に説明する。
を簡単に説明する。
２進化10進数は、周知のように、10進数の１つ
の桁を４ビツトで表現している。すなわち、０、
１、２、３、………９を（0000）2、（0001）2、
（0010）2、（0011）2………（1001）2のように表現す
る。これらの桁を複数持つことにより、複数桁の
10進数を表現する。符号化回路４は、このような
２進化10進数を桁ごとに４ビツト符号に符号化す
るものであり、その符号化規則は第２図に示す如
くである。
の桁を４ビツトで表現している。すなわち、０、
１、２、３、………９を（0000）2、（0001）2、
（0010）2、（0011）2………（1001）2のように表現す
る。これらの桁を複数持つことにより、複数桁の
10進数を表現する。符号化回路４は、このような
２進化10進数を桁ごとに４ビツト符号に符号化す
るものであり、その符号化規則は第２図に示す如
くである。
まず入力桁が（0000）2の場合、および入力桁が
（0001）2の場合、シフト回路３で左へ２ビツトシ
フトした後の値は、それぞれ（0000）2、（0100）2
となり、すでに４倍数が得られている。したがつ
てこの場合は、符号化回路４は入力桁（0000）2、
（0001）2に対して（0000）2を出力する。
（0001）2の場合、シフト回路３で左へ２ビツトシ
フトした後の値は、それぞれ（0000）2、（0100）2
となり、すでに４倍数が得られている。したがつ
てこの場合は、符号化回路４は入力桁（0000）2、
（0001）2に対して（0000）2を出力する。
入力桁が（0011）2、（0100）2の場合、シフト回
路３の出力は１つ上位の桁も含めて表すと、それ
ぞれ（0000 1100）2、（0001 0000）2となる。この
場合、実際に求めたい４倍数は、（0001 0010）2と
（0001 0110）2である。この値を得るためには、
（0110）2を加えればよく、そのために符号化回路
４は（0011）2を出力する。この値をシフト回路５
で１ビツト左シフトし、シフト回路３の出力値と
加算することにより、４倍数が得られる。
路３の出力は１つ上位の桁も含めて表すと、それ
ぞれ（0000 1100）2、（0001 0000）2となる。この
場合、実際に求めたい４倍数は、（0001 0010）2と
（0001 0110）2である。この値を得るためには、
（0110）2を加えればよく、そのために符号化回路
４は（0011）2を出力する。この値をシフト回路５
で１ビツト左シフトし、シフト回路３の出力値と
加算することにより、４倍数が得られる。
同様に、入力桁が（0101）2、（01、10）のとき
は（0110）2が、（1000）2、（1001）2のときは
（1001）2が符号化回路４によつて作成される。
は（0110）2が、（1000）2、（1001）2のときは
（1001）2が符号化回路４によつて作成される。
一方、入力桁が（0010）2、（0111）2の場合、符
号化回路４の出力値は下位の入力桁の値によつて
変わる。例えば入力桁が（0010）2の場合、シフト
回路３の出力は下位桁の上位２ビツトを含むこと
になるために（1000）2になるとは限らず、下位桁
の上位２ビツトによつて異なる。つまり下位桁の
最上位ビツトが“１”のとき、シフト回路３の出
力は（1010）2または（1011）2となり、この値は９
より大きいため（0110）2を加えて上位桁への桁上
げを行なう必要がある。そこで符号化回路４は入
力桁の下位桁の最上位ビツトが“１”の場合は、
（0011）2を出力する。たゞし、下位桁の最上位ビ
ツトが“０”のときは、シフト回路３の出力は
（1000）2または（1001）2であり、桁上げは不要で
あるから、符号化回路４は（0000）2を出力する。
同様の理由から、符号化回路４は、入力桁が
（0111）2の場合、下位桁の最上位ビツトが“０”
なら（0110）2を出力し、下位桁の最上位ビツトが
“１”なら（1001）2を出力する。
号化回路４の出力値は下位の入力桁の値によつて
変わる。例えば入力桁が（0010）2の場合、シフト
回路３の出力は下位桁の上位２ビツトを含むこと
になるために（1000）2になるとは限らず、下位桁
の上位２ビツトによつて異なる。つまり下位桁の
最上位ビツトが“１”のとき、シフト回路３の出
力は（1010）2または（1011）2となり、この値は９
より大きいため（0110）2を加えて上位桁への桁上
げを行なう必要がある。そこで符号化回路４は入
力桁の下位桁の最上位ビツトが“１”の場合は、
（0011）2を出力する。たゞし、下位桁の最上位ビ
ツトが“０”のときは、シフト回路３の出力は
（1000）2または（1001）2であり、桁上げは不要で
あるから、符号化回路４は（0000）2を出力する。
同様の理由から、符号化回路４は、入力桁が
（0111）2の場合、下位桁の最上位ビツトが“０”
なら（0110）2を出力し、下位桁の最上位ビツトが
“１”なら（1001）2を出力する。
以上に述べたように、従来の４倍数生成方式で
は、符号化回路は各入力桁を符号化する際に下位
桁の最上位ビツトを参照する必要がある。このた
め、符号化回路を桁単位あるいはバイト単位で論
理ブロツクに構成する場合、論理ブロツク間での
やりとりが必要となり、論理ブロツク実装上の大
きな問題点となつていた。
は、符号化回路は各入力桁を符号化する際に下位
桁の最上位ビツトを参照する必要がある。このた
め、符号化回路を桁単位あるいはバイト単位で論
理ブロツクに構成する場合、論理ブロツク間での
やりとりが必要となり、論理ブロツク実装上の大
きな問題点となつていた。
したがつて本発明の目的は、上記の如き従来方
式の問題点を除去できる２進化10進数の４倍数生
成方式を提供することにある。
式の問題点を除去できる２進化10進数の４倍数生
成方式を提供することにある。
しかして本発明の特徴は、２進加算回路の出力
側に６減算回路を設けることにより、符号化回路
で入力各桁を下位桁を参照することなしに符号化
可能とする点にある。
側に６減算回路を設けることにより、符号化回路
で入力各桁を下位桁を参照することなしに符号化
可能とする点にある。
第３図は本発明の一実施例を示すブロツク図で
あり、第１図と同一部分には同符号を付してあ
る。
あり、第１図と同一部分には同符号を付してあ
る。
本実施例は、レジスタ２とシフト回路５の間に
介在する符号化回路８の符号化規則および２進加
算回路６と出力用レジスタ７の間に６減算回路９
を設けた点が、従来と異なる。
介在する符号化回路８の符号化規則および２進加
算回路６と出力用レジスタ７の間に６減算回路９
を設けた点が、従来と異なる。
４倍すべき２進化10進数は、レジスタ１および
レジスタ２の両方に格納される。レジスタ１の出
力はシフト回路３により左（上位桁側）へ２ビツ
トシフトされる。レジスタ２の出力は符号化回路
８により符号化され、さらにシフト回路５により
左（上位桁側）へ１ビツトシフトされる。
レジスタ２の両方に格納される。レジスタ１の出
力はシフト回路３により左（上位桁側）へ２ビツ
トシフトされる。レジスタ２の出力は符号化回路
８により符号化され、さらにシフト回路５により
左（上位桁側）へ１ビツトシフトされる。
シフト回路３，５の出力は２進加算回路６によ
り２進加算される。その出力は６減算回路９によ
り補正され、４倍数が得られる。この結果は出力
用レジスタ７に格納される。
り２進加算される。その出力は６減算回路９によ
り補正され、４倍数が得られる。この結果は出力
用レジスタ７に格納される。
符号化回路８の符号化規則および６減算回路９
の動作条件は第４図に示す如くである。符号化回
路８は、１桁ごとに符号化を行い、６減算回路９
は１桁ごとに６を減算するか否かによりその桁の
補正を行う。入力の２進化10進数が複数桁ある場
合には、第４図に示す符号化及び６減算回路によ
り補正を各桁ごとに行なう。符号化回路８による
各桁の符号化は下位桁を参照することなく行なわ
れるが、これが可能なのは６減算回路９による補
正を導入したゝめである。
の動作条件は第４図に示す如くである。符号化回
路８は、１桁ごとに符号化を行い、６減算回路９
は１桁ごとに６を減算するか否かによりその桁の
補正を行う。入力の２進化10進数が複数桁ある場
合には、第４図に示す符号化及び６減算回路によ
り補正を各桁ごとに行なう。符号化回路８による
各桁の符号化は下位桁を参照することなく行なわ
れるが、これが可能なのは６減算回路９による補
正を導入したゝめである。
以下、動作を詳細に説明する。
まず入力桁が（0000）2、（0001）2、（0010）2、
（0011）2の場合について説明する。この場合、入
力桁はシフト回路３によつて左へ２ビツトシフト
されたのち２進加算回路６に入力される。また入
力桁は符号化回路８によつて（0011）2に符号化さ
れ（第４図参照）、シフト回路５によつて左へ１
ビツトシフトされたのち２進加算回路６へ入力さ
れる。２進加算回路６による加算結果は６減算回
路９に入力される。６減算回路９の動作は、入力
桁の２進加算時に１つ上位の桁への桁上りがある
か否かによつて次のように制御される（第４図参
照）。すなわち、２進加算時に上位桁に桁上りが
あつた桁は６つまり（0110）2を減算して出力し、
桁上りの無かつた桁はそのまゝ出力する。このよ
うにして、目的の４倍数が出力用レジスタ７に求
まる。
（0011）2の場合について説明する。この場合、入
力桁はシフト回路３によつて左へ２ビツトシフト
されたのち２進加算回路６に入力される。また入
力桁は符号化回路８によつて（0011）2に符号化さ
れ（第４図参照）、シフト回路５によつて左へ１
ビツトシフトされたのち２進加算回路６へ入力さ
れる。２進加算回路６による加算結果は６減算回
路９に入力される。６減算回路９の動作は、入力
桁の２進加算時に１つ上位の桁への桁上りがある
か否かによつて次のように制御される（第４図参
照）。すなわち、２進加算時に上位桁に桁上りが
あつた桁は６つまり（0110）2を減算して出力し、
桁上りの無かつた桁はそのまゝ出力する。このよ
うにして、目的の４倍数が出力用レジスタ７に求
まる。
入力桁が（0100）2の場合も同様に符号化回路８
から（0011）2が出力され、それを１ビツト左シフ
トした値と入力桁を２ビツト左シフトした値が２
進加算回路６で加算される。たゞしこの場合、６
減算回路９は桁上りの有無にかゝわらず２進加算
回路６の出力を減算を施すことなくそのまゝ出力
する。
から（0011）2が出力され、それを１ビツト左シフ
トした値と入力桁を２ビツト左シフトした値が２
進加算回路６で加算される。たゞしこの場合、６
減算回路９は桁上りの有無にかゝわらず２進加算
回路６の出力を減算を施すことなくそのまゝ出力
する。
入力桁が（0101）2、（0110）2、（0111）2の場合
は、符号化回路８から（1001）2が出力される。そ
して６減算回路９は、２進加算時に桁上りがある
場合は２進加算の結果をそのまゝ出力し、桁上り
が無い場合は２進加算結果から６を減算し、その
結果を出力する。
は、符号化回路８から（1001）2が出力される。そ
して６減算回路９は、２進加算時に桁上りがある
場合は２進加算の結果をそのまゝ出力し、桁上り
が無い場合は２進加算結果から６を減算し、その
結果を出力する。
入力桁が（1000）2、（1001）2の場合も同様に、
符号化回路８から（1001）2が出力される。たゞし
６減算回路９は、２進加算時の桁上りの有無に
かゝわらず２進加算結果をそのまゝ出力する。
符号化回路８から（1001）2が出力される。たゞし
６減算回路９は、２進加算時の桁上りの有無に
かゝわらず２進加算結果をそのまゝ出力する。
以上に述べたように、本実施例では、符号化回
路８は各入力桁を符号化する際に下位桁を参照す
る必要がない。たゞし、当該符号化回路８の符号
化規則は第４図に示したものに限られるものでは
ない。
路８は各入力桁を符号化する際に下位桁を参照す
る必要がない。たゞし、当該符号化回路８の符号
化規則は第４図に示したものに限られるものでは
ない。
例えば、符号化回路８の符号化規則を第５図に
示すように定めることもできる。このようにする
と、入力桁の全てに対し６減算回路９の動作条件
は第５図最右欄に示すようになる。
示すように定めることもできる。このようにする
と、入力桁の全てに対し６減算回路９の動作条件
は第５図最右欄に示すようになる。
前記実施例の符号化規則との違いは、次の通り
である。
である。
入力桁が（0100）2、（0101）2の場合に、符号化
回路が（0110）2を出力し、また入力桁が
（1000）2、（1001）2の場合に符号化回路が（1100）2
を出力する。
回路が（0110）2を出力し、また入力桁が
（1000）2、（1001）2の場合に符号化回路が（1100）2
を出力する。
尚、前記実施例では４倍数を求めようとする２
進化10進数の入力用レジスタを２つ設けている
が、これは１つだけ設けるようにしてもよい。
進化10進数の入力用レジスタを２つ設けている
が、これは１つだけ設けるようにしてもよい。
本発明は以上に述べた如くであり、符号化回路
は入力桁の符号化に際して下位桁を参照する必要
がないため、符号化回路を桁単位またはバイト単
位の論理ブロツクに構成する場合、各論理ブロツ
ク間のやりとりが不要になり、従来のような論理
ブロツク実装上の問題点を解消できる。
は入力桁の符号化に際して下位桁を参照する必要
がないため、符号化回路を桁単位またはバイト単
位の論理ブロツクに構成する場合、各論理ブロツ
ク間のやりとりが不要になり、従来のような論理
ブロツク実装上の問題点を解消できる。
第１図は従来の４倍数生成方式のブロツク図、
第２図は第１図中の符号化回路の符号化規則を示
す表図、第３図は本発明による４倍数生成方式の
一実施例を示すブロツク図、第４図は第３図中の
符号化回路の符号化規則および６減算回路の動作
条件の一例を示す表図、第５図は第３図中の符号
化回路の符号化規則および６減算回路の動作条件
の他の一例を示す表図である。 １，２……入力用レジスタ、３，５……シフト
回路、６……２進加算回路、７……出力用レジス
タ、８……符号化回路、９……減算回路。
第２図は第１図中の符号化回路の符号化規則を示
す表図、第３図は本発明による４倍数生成方式の
一実施例を示すブロツク図、第４図は第３図中の
符号化回路の符号化規則および６減算回路の動作
条件の一例を示す表図、第５図は第３図中の符号
化回路の符号化規則および６減算回路の動作条件
の他の一例を示す表図である。 １，２……入力用レジスタ、３，５……シフト
回路、６……２進加算回路、７……出力用レジス
タ、８……符号化回路、９……減算回路。
Claims (1)
- １ 入力される２進化10進数を上位桁側に２ビツ
トシフトして出力する第１のシフト回路と、該入
力２進化10進数の各桁を他の桁と関係なく特定の
規則にしたがつて４ビツト符号に符号化する符号
化回路と、該符号化回路の出力を上位桁側に１ビ
ツトシフトして出力する第２のシフト回路と、該
第１と第２のシフト回路の出力を２進加算する２
進加算回路と、該２進加算回路の出力の各桁に対
し、符号化回路の入力あるいは加算時の上位桁へ
の桁上りの有無に基づいて、そのまゝ出力するか
６を減じるかする６減算回路を具備し、該入力２
進化10進数の４倍数を該６減算回路の出力として
得ることを特徴とする２進化10進数の４倍数生成
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55129586A JPS5755450A (en) | 1980-09-18 | 1980-09-18 | Producing system of multiple of four in binary coded decimal number |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55129586A JPS5755450A (en) | 1980-09-18 | 1980-09-18 | Producing system of multiple of four in binary coded decimal number |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5755450A JPS5755450A (en) | 1982-04-02 |
| JPS6112286B2 true JPS6112286B2 (ja) | 1986-04-07 |
Family
ID=15013106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55129586A Granted JPS5755450A (en) | 1980-09-18 | 1980-09-18 | Producing system of multiple of four in binary coded decimal number |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5755450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164287U (ja) * | 1987-04-16 | 1988-10-26 |
-
1980
- 1980-09-18 JP JP55129586A patent/JPS5755450A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164287U (ja) * | 1987-04-16 | 1988-10-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5755450A (en) | 1982-04-02 |
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