JPS6112382B2 - - Google Patents

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JPS6112382B2
JPS6112382B2 JP52065873A JP6587377A JPS6112382B2 JP S6112382 B2 JPS6112382 B2 JP S6112382B2 JP 52065873 A JP52065873 A JP 52065873A JP 6587377 A JP6587377 A JP 6587377A JP S6112382 B2 JPS6112382 B2 JP S6112382B2
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JP
Japan
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mask
layer
oxide
doping
manufacturing
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JP52065873A
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Inventor
Kooi Erusu
Yohanesu Uiruherumusu Yohemusu Pieteru
Teunisu Fuan Tsuanten Adorianusu
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS5353276A publication Critical patent/JPS5353276A/ja
Publication of JPS6112382B2 publication Critical patent/JPS6112382B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/61—Formation of materials, e.g. in the shape of layers or pillars of insulating materials using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W15/00—Highly-doped buried regions of integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W15/00—Highly-doped buried regions of integrated devices
    • H10W15/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明は、少なくとも２個の絶縁ゲート型電界
効果トランジスタを形成した主として−導電形の
表面−隣接領域を具え、これら電界効果トランジ
スタのソースおよびドレイン領域を第二の導電形
の表面−隣接領域によつて形成し、一方の電界効
果トランジスタのソースおよびドレイン領域の一
つと他方の電界効果トランジスタのソースおよび
ドレイン領域の一つとの導電接続を行なう第二の
導電形の少くとももう一つの表面領域を、一導電
形の領域に形成した半導体本体を有する半導体装
置の製造方法に関する。
集積回路において、回路素子を互いに接続する
と共に外部の供給導体に接続する導体のパターン
は、半導体本体の表面上の絶縁層の上に例えばア
ルミニウムより成る導電層を堆積すると共に、上
述の層内に絶縁層の孔を介して回路素子の領域に
接触される導体のパターンをエツチングによつて
設けることによつて通常形成される。更に、回路
素子を、半導体本体中に拡散または注入された領
域によつて互いに接続することは既知である。こ
のような領域（アンダーパスと呼ばれる）には次
のような利点がある。即ち、互いに交差する接続
部を僅か１個の金属化された層によつて回路中に
設けることができることである。
絶縁された電界効果トランジスタを有する集積
回路において、上述のアンダーパスは通常トラン
ジスタのソースおよびドレイン領域と一緒に同時
に形成される。しかしながらこのことは必ずしも
可能であるとは言えず、例えばアンダーパスおよ
びトランジスタのソースおよびドレイン領域を、
別個の拡散または注入法でのみ製造可能な場合も
ある。即ち、例えば、電界効果トランジスタを自
己レジスター法で製造する場合、最初ゲート電極
を形成し、そしてソースおよびドレイン領域を次
の操作ステツプのみにおいて絶縁ゲート電極がマ
スク効果を持つようなドーピングステツプによつ
て形成する場合のことである。従つて、ドーピン
グステツプがゲート電極を形成した後で行われる
から、上述したような僅か１個の金属化した層で
互いに交差する接続部を製造することは不可能で
ある。
ドイツ特許公開明細書第2315761号に、アンダ
ーパスおよびソース、ドレイン領域が別個の拡散
処理中に形成される方法が開示されている。この
既知の処理法によれば、アンダーパスを半導体本
体中に不純物のマスクした拡散によつて形成する
ことから出発している。次に拡散マスクを取り去
り、そして拡散した導体のパターンを覆う比較的
厚いシリコン酸化物層で置き換えている。孔を上
述の厚い酸化物層中に設け、トランジスタのソー
スおよびドレイン領域が拡散される半導体本体の
部分を露出する。これら孔または窓は所謂フオト
リトグラフエツチング処理法によつて通常酸化物
層に設けられている。この処理法では光ラツカー
の層を酸化物層上に設けると共に、任意のパター
ンをフオトマスクを介して放射源に露光して形成
している。次に孔を形成するために、酸化物層を
エツチング処理する。このエツチング処理中に、
光ラツカーの層の残余の部分はそれの下に存在す
る酸化物をマスクするものである。
厚い酸化物層中に孔を形成する必要があるの
で、トランジスタのソースおよびドレイン領域を
拡散した後に、半導体本体中に拡散した導体のパ
ターンは低オーミツク接続部を得るために、少な
くとも所望の領域でトランジスタのソースおよび
ドレイン領域と隣接するようになる。従つて、厚
い酸化物層の孔を拡散した導体のパターンに対し
て正確に位置させなければならない。即ち、この
ことは上述の孔のために用いたフオトマスクを、
半導体本体中にすでに存在している拡散した導体
のパターンに対して正確に整合させる必要がある
ことを意味している。
一般に正確な整合手段を用いることは半導体技
術において回避した方が良い。そのような手段は
普通かなりの煩わしいものである。それに加え
て、整合に失販した結果として完成品としての半
導体装置における欠陥は、全処理行程における厳
密な整合手段の回数と共に相当程度増大するもの
である。更にまた、このような厳密な整合手段に
よつて製造する装置の最小の寸法に制限が加わつ
てしまう欠点があつた。
従つて本発明の目的は、厳密な整合手段を用い
ずに、２個またはそれ以上の絶縁ゲート型電界効
果トランジスタを具えるモノリシツク集積回路に
拡散したまたは注入したアンダーパスを形成する
ことである。
本発明によれば、この目的は多数の操作ステツ
プの独特な組み合せによつて達成され、これは以
下の認識に基いている。即ち、厚い酸化物層に孔
をエツチングすることを回避するために、半導体
本体に形成すべきアンダーパスのためのドーピン
グマスクとして少くとも部分的に使用可能である
酸化物マスクによつて半導体本体が局部的に酸化
されることにより、厚い酸化物を局部的だけに設
けている。
本発明半導体装置の製造方法は、少なくとも２
個の絶縁ゲート型電界効果トランジスタを形成し
た主として一導電形の表面−隣接領域を具え、こ
れら電界効果トランジスタのソースおよびドレイ
ン領域を第二の導電形の表面−隣接領域によつて
形成し、一方の電界効果トランジスタのソースお
よびドレイン領域の一つと他方の電界効果トラン
ジスタのソースおよびドレイン領域の一つとの導
電接続を行なう第二の導電形の少なくとももう一
つの表面領域を、一導電形の領域中に形成した半
導体本体を有する半導体装置を製造する方法にお
いて、少なくとも表面−隣接領域がｐ形シリコン
である半導体本体を出発材料とし、形成すべき表
面領域の場所に孔を有するドーピングマスクを表
面上に位置させると共に、該ドーピングマスク
は、少なくとも電界効果トランジスタが形成され
る場所に本体を酸化に対してマスクする材料から
成る層部分を有し、ひ素AsおよびアンチモンSb
族から選んだ原子をドーピングマスクの前記孔を
介して半導体本体中に設け、その後に、前記ドー
ピングマスクを部分的に除去して前記層部分を具
える酸化物マスクを得、次に本体を酸化処理し
て、本体中に少なくとも部分的に沈むと共に酸化
に対してマスクする層の部分の傍で表面領域の上
に延在する酸化物パターンを得、この酸化処理
中、半導体本体の表面領域に設けたひ素Asまた
はアンチモンSb原子は本体中に深く拡散される
と共に、表面より沈んだ酸化物の下および隣接個
処にｎ形領域を形成し、その後に、絶縁したゲー
ト電極を電界効果トランジスタが形成される場所
に形成し、この電極は表面から見て表面領域から
一定の距離離間すると共に、その両側に位置し、
前記沈んだ酸化物パターンに隣接する電界効果ト
ランジスタのソースおよびドレイン領域を、リン
Ｐ、ひ素AsおよびアンチモンSb族から選んだ不
純物を自己レジスター法で所定の深さにドーピン
グすることによつて形成し、この深さにおいて、
互いに接続すべき電界効果トランジスタの領域を
沈んだ酸化物パターンの下の表面領域に隣接させ
たことを特徴とするものである。
本発明に関する実験において、酸化処理に先立
ち半導体本体中に設けたAsまたはSb不純物によ
つて、一般にドーピング濃度が最高であるシリコ
ン本体の部分が絶縁性酸化物に変換される酸化処
理の後で、沈んだ酸化物の下にｎ形のドープ領域
が形成され、この領域はアンダーパスとし使用す
るのに十分な低いオーミツク抵抗を有することが
明らかになつた。更にまた、これらの実験によつ
て次のことが証明された。即ち、アンダーパスの
上に注入または拡散マスクとして沈んだ酸化物と
共にトランジスタのソースおよび／またはドレイ
ン領域を形成することによつて、これら領域を本
体中に十分深く拡散させる場合にのみ、これら領
域とアンダーパスとの間の良好な接続が自動的に
達成されるものである。
本発明によれば少くとも１μｍの厚さを有する
沈んだ酸化物パターンが好適に形成される。
絶縁された電極を設けると同時に、パターンの
下の拡散または注入したアンダーパスを横切る導
体トラツクを沈んだ酸化物パターンの上に設ける
ことができる。
一層または二層の窒化シリコンおよびシリコン
酸化物を、本体を酸化に対してマスクするマスク
層として用いることができる。酸化処理の後で、
上述の酸化マスクの部分を所望に応じてゲート誘
導体またはゲート絶縁物として用いることもで
き、形成すべきトランジスタのゲート電極をマス
ク層上に形成する。その後に、窒化シリコンは、
ソースおよびドレイン領域を選択的エツチング処
理によつて形成すべき領域について取り除かれ、
このエツチング処理では沈んだ酸化物パターンは
全く浸蝕されない。
しかし乍ら、通常、ゲート誘電体に課せられる
要求に関連して、絶縁したゲート電極を形成する
前に酸化マスクを構成するマスク層を、ゲート電
極がその上に形成される新しい絶縁層によつて置
き換えるのが好ましく、次にこの層をトランジス
タのソースおよびドレイン領域の拡散および／ま
たは注入用の窓と共に設けることができる。
また、ひ素を不純物として用いることによつて
極めて良好な結果が得られることがわかつた。こ
のひ素はアンダーパスのためのドーピングマスク
の上述の孔を介して半導体本体中に設けられてい
る。
酸化に対してマスクする層部分を、最初に例え
ば窒化シリコンの層を全表面に亘つて設け、ここ
でドーピングマスクの孔に対応する窓をエツチン
グし、ドーピング手段の後に、同様にエツチング
によつて上述の窒化シリコン層を酸化マスクを形
成する上述の層部分に限定することによつて得る
ことができる。しかし、本発明方法による一実施
例は、酸化物マスクを、AsまたはSb不純物をド
ーピングマスクを介して半導体本体中に設ける前
に形成し、その後に、半導体本体をドーピングマ
スクに対してマスクする層（以下第２のマスク層
と称す）を半導体本体の表面上に形成し、上述の
マスク層を酸化物マスクに対して選択的に除去で
きる材料を以つて構成し、酸化物マスクと相俟つ
て上述のドーピングマスクを構成するパターンと
共に上述の材料を設けたことを特徴としている。
従つてこの方法では窒化シリコン層は僅か１回の
フオトエツチング処理で良く、このことは製造過
程がかなり簡単であることを意味するものであ
る。
また本発明方法による他の簡単な実施例は、第
２のマスク層を光ラツカーの層を以つて構成する
と共に、ｎ形不純物をイオン注入によつて第１の
孔を介して半導体本体中に設けることを特徴とす
るものである。
以下図面を参照して本発明を詳細に説明する。
第１，３，４図は、多数の絶縁ゲート型電界効
果トランジスタを有する集積回路形態の半導体装
置の一部分を表わす。これらトランジスタT1，
T2，T3は互いに直列に接続される。第２図はこ
のような直列配置されたトランジスタの電気回路
のダイアグラムである。これらトランジスタ
T1，T2，T3によつて所謂、論理“AND−NOT”
即ち“NAND”ゲートの入力端子を構成し、この
ゲートの出力信号を負荷トランジスタT1から取
り出すことができる。第２図に示すような種類の
ゲートを沢山、共通の本体中に組み込むことによ
つて例えばメモリー用の“クロスバー”状システ
ムを構成する。
この装置は、所定の導電タイプのものから主と
して造られたモノリシツク半導体本体を具えてい
る。勿論、この代りに不均質にドープした本体を
用いることもでき、この本体は、表面２に隣接す
ると共に例えばエピタキシヤル法によつて形成し
た−導電形の部分層およびこの部分層に隣接する
最初の導電タイプとは反対の第２の導電タイプの
領域または基板を具えている。
これらトランジスタT1−T3の各々は、表面２
に隣接した反対導電形のゾーン形態でソース領域
（ゾーン）３およびドレイン領域（ゾーン）４を
具える。第２図に示すような特称な電気回路のた
めに、例えばトランジスタT3のドレイン領域４
はまたトランジスタT2のソース領域３をも構成
し、従つてトランジスタT2のソース領域３およ
びトランジスタT3のドレイン領域４は共通の領
域として構成されている。第１図に示す平面図に
おいて、ソースおよびドレイン領域３，４の境界
を一点鎖線で表わす。
トランジスタT1−T3の絶縁ゲート電極６をソ
ースおよびドレイン領域間のチヤンネル領域上に
設けると共に中間の誘電体層５で分離する。この
半導体装置は更にまた導体パターンを具え、種々
の回路素子を互いに接続すると共に外部の供給導
体に接続するようにする。例えば、表面２の上方
に設けた通常のストリツプ形状の導体７の他に、
上述の導体パターンは、本体１の導電タイプと反
対でソースおよびドレイン領域３，４と同じ導電
タイプであり、本体１中に設けられた表面領域８
を具えている。この表面領域８はアンダーパスと
呼ばれており、これによつてトランジスタT1の
ソース領域３とトランジスタT2のドレイン領域
４との接続が成されている。このアンダーパス８
を、中間に位置し比較的厚い絶縁層９によつて導
体７から絶縁している。このアンダーパス８を第
１図に破線で表わす。
上述した種類のアンダーパスによつて極めて重
要な利益がもたらされる。最先に、アンダーパス
によつてかなりの素子相互間の接続が可能とな
り、従つて集積回路、特に回路素子数が極めて大
きい回路（LSI）の設計が簡単になる利点があ
る。それに加えて、このアンダーパスを用いるこ
とによつて、表面２上の安定化層（passivating
layer）５の中に、この層５に設けた通常の導体
トラツクの手段により接点領域３，４用に形成す
べき接点孔の数を制限することができる。また、
更に重要な利点としては、このような導体トラツ
クの数を減少することができると共に、従つてこ
れら導体トラツクと、絶縁性安定化層中のピンホ
ールを介して下に存在する半導体材料との間の短
絡の発生率を減少することができる。
上述し構造を、第５〜９図を参照して詳述する
方法を駆使することによつて比較的簡単な手段お
よびほぼ全体的に自己レジスター法で製造するこ
とができる。
出発材料としては全体的にｐ形導電タイプの半
導体本体１を用い、この本体１の表面２に隣接す
る部分層または部分領域は少くともｐ形シリコン
である（本実施例において）。この本体１の抵抗
率は１〜40Ω・cmである。所望により、表面２に
隣接する本体の薄い部分層中に沢山ドープするこ
とができ、従つて抵抗率を例えばｐ形の不純物を
イオン注入することによつて減少することがで
き、表面２に隣接してｎ形の反転チヤンネルが少
くとも局部的に形成されることを防止している。
半導体本体１の厚さは約250μｍで、横方向の寸
法は形成すべき回路を具えることができるのに十
分な程度大きいものとする。
半導体本体１に対して行なうドーピング方法か
ら成る第１の処理のために、この本体に最初ドー
ピングマスクを設ける。先ず、表面２の上に層を
形成し、この層によつてその下に存在するシリコ
ンを酸化からマスクするようにする。他の材料を
用いることもできるが、本例では窒化シリコンを
用いる。所望に応じて、窒化層を表面２上に直接
設けることもできるが、多くの場合、この窒化層
中に機械的応力が発生することを防止するため
に、窒化層と半導体材料との間に薄い酸化物層１
１を設けることが望ましいものである。この窒化
物は既知の手段、例えばNH3とSiH4との混合物を
加熱することによつて得られる。窒化物１０の厚
さは例えば1500〜2000Åである。本体１を熱酸化
することによつて表面２に形成し得る。
シリコン酸化物層の厚さは約500Åである。
エツチング処理によつて、窒化シリコン層を層
部分に限定することができ、この層部分は、後述
する製造段階で例えば電界効果トランジスタやダ
イオードおよび／または抵抗などの回路素子を形
成すべき本体１の部分の上に位置するものであ
る。第５図において番号10で表わされる上述の層
部分によつて、半導体本体の表面のアンダーパス
が形成される部分は少くとも被覆されないように
する。
窒化シリコン層１０（下に存在するシリコン酸
化物１１も一緒に）をアンダバスが形成される場
所のみ取り除く場合において、最初のドーピング
手段を直接的に行なうことができ、窒化シリコン
１０およびその下の酸化物によつてドーピングマ
スクを形成する。次にこのシリコン層１０には再
び新しいエツチング処理が行われ、酸化マスクを
得る。しかし本例では、窒化シリコン層の層部分
１０を酸化マスクのパターン中に直接形成し、こ
のパターンによつてアンダーパスが形成される領
域の本体１の表面２が被覆されないばかりか、厚
い酸化物が形成される他の領域も被覆されないよ
うにする。
層部分１０を有する酸化物マスクを得るため
に、光ラツカー（photolacquer）２０（第５図）
の層から成るエツチングマスクを窒化シリコン層
上に設け、その後でこの窒化シリコンに材料除去
処理を施す。この酸化物層を既知の手段、例えば
約150℃の温度のリン酸溶液中でエツチングする
か、または所謂プラズマエツチングによつて取り
除くことができる。次に同じマスクによつて、シ
リコン酸化物層１１も局部的に取り除くことがで
きる。
形成すべきアンダーパスの領域の傍の半導体本
体１の表面２は次のドーピング段階中に本体をド
ープしてはならない場所で現在露出しているか
ら、本体を不純物によるドーピングに対してマス
クすることができると共に、窒化シリコンに関連
して選択的にドーピングすることができる材料か
ら成る第２のマスク層１４を表面２上に形成す
る。ドーピング手段をイオン注入によつて行なう
ので、光ラツカーの層を第２のマスク層（第５〜
７図）として簡単に使用することができる。
半導体本体の全表面を実質的に延在している光
ラツカーの層１４には、アンダバスを形成すべき
領域のみに孔が存在する。第５図に示したよう
に、マスク１４を形成することによつて、窒化シ
リコン層１０中のパターンに関連した厳密かつ正
確な整合ステツプを必要としない特徴がある。
この方法において、アンダーパス８の領域に孔
または窓１２を有するドーピングマスクが得ら
れ、この孔または窓１２の二辺を層１０，１１に
より（第５図）、他の二辺を光ラツカー層１４に
よつてそれぞれ規定している（第６図）。
次の製造ステツプにおいて、ひ素Asおよびア
ンチモンSb族から選んだｎ形不純物を窓１２を
経て図面中破線で示す半導体本体１の表面領域１
５中に導入する。この不純物は矢印１６によつて
図式的に表わされたイオンインプランテーシヨン
によつて設けられる。半導体本体１中にイオンが
注入される時のエネルギーは、光ラツカーの層１
４がイオンに対して不浸透であり、従つて層１４
によつてマスク機能が満たされ得る強さのものに
選択することができる。他の既知のドーピング方
法、例えば通常高温で行なわれる拡散法を行なう
場合、この光ラツカーの層１４を高温に耐え得る
材料、例えばシリコン酸化物によつて置き換えな
ければならない。このような酸化物マスクを、最
初、蒸気相からシリコン酸化物層を本体１の全表
面に亘つて堆積させ、次にこの層を既知のフオト
エツチング処理によつてパターン化することによ
り得ることが可能である。
本実施例においては、シリコン中における拡散
率が好適であるひ素Asを不純物として用いてい
る。ドーピング濃度はおよそ1015atoms／cm2であ
る。
ひ素ドーピングの後に、マスク１４および光ラ
ツカー層２０を全体的に取り除くので、半導体本
体１は、孔または窓の領域のみならず、窒化シリ
コン層部分１０によつて覆われていない他の隣接
表面部分１３の領域部分も露出するようになる。
この表面部分１３を介して半導体本体１を局部的
に酸化処理して、少くともその厚さの一部分が本
体中に埋設される酸化物パターン９を得る。この
ステツプを第８および９図に示す。第８図は第１
図の−線に沿つた断面図であり、第９図は第
７図に示した断面図と同じ第１図の−線に沿
つた断面図である。
酸化処理は酸化媒質中約1000℃でおよそ16時間
の条件の下で行われる。
酸化物の厚さは約1.8μｍである。これと同時
に、表面領域１５（第５，６図）中に設けたひ素
原子は半導体本体１中に深く拡散して、埋設され
た酸化物パターンの下にドープしたn+領域８を
形成する。測定の結果、この領域８の抵抗は僅か
100Ω／□であり、従つてこれはアンダーパスと
して使用するのに十分な低抵抗である。このよう
な低抵抗を有する領域（即ち高度のドーピングが
行われた領域）がAsおよびSb族からｎ形不純物
によつてなぜ形成され得るかを説明すると、酸化
処理に先立つて表面領域１５中に設けられた不純
物原子は酸化処理中成長している酸化物に着かな
が、半導体本体の深部の酸化物の大半の部分に前
以つて詰め込まれるものであると考えられる。こ
の結果、領域８は最初に注入したひ素原子の大部
分を有し、比較的高いドーピング濃度であるか
ら、比較的低い抵抗を有するようになる。
表面領域８の厚さは元の表面からおよそ２μｍ
であり、ひ素Asの垂直方向の拡散（表面に垂
直）と比較し得る大きさの横方向の拡散（表面と
平行）に関連して、この厚さは極めて好適な値で
ある。特にこの理由のために、ひ素はアンチモン
より好ましいものである。Si（シリコン）中ｎ形
の不純物を構成するｐ（リン）の拡散定数が余り
にも大きいので、酸化処理の所定期間にＰを使用
する場合、リン原子は極めて深く半導体本体中に
拡散されるので、その結果、領域１８は横方向の
拡散のために沈んだ酸化物パターンの傍に表面２
まで深く延在するようになる。これとは反対に、
アンチモンの拡散定数は比較的小さいので（ひ素
のものに比べて）、ひ素の代りにアンチモンを使
用する場合に、アンダーパスと次のプロセスで形
成されるトランジスタの領域との間の接続に問題
を生じてしまう。
第１図に実線で示した沈んだ酸化物パターン９
は第１図の平面から見て孔を有し、この中に電界
効果トランジスタT1−T3を現在形成しようとし
ている。
酸化処理の後、形成すべき電界効果トランジス
タのゲート電極を窒化シリコン層１０上に直接設
けることが可能であり、この窒化物１０とこの下
に存在する酸化物層１１によつてトランジスタの
ゲート誘電体を構成する。しかし、多くの場合、
酸化物層１１と共に酸化物層１０の全てを取り除
き、その代りに新しい絶縁層１７を設けることが
好ましい。本例ではこの絶縁層１７は厚さ700Å
のシリコン酸化物層のみから成るものであるが、
他の材料、例えば窒化シリコンや酸化アルミニウ
ムや種々の層の組み合せたものも用いることがで
きる。第１０図は上述したプロセスの現段階にお
ける半導体装置を示すものである。
次にトランジスタの絶縁ゲート電極を構成する
ストリツプ６を酸化物層１７上に設ける。これと
同時にアンダーパス８と交差する導体７を設け
る。ストリツプ６，７を多結晶シリコンから造
り、これらを既知の手段によつて設ける。第１１
図で示すように、ゲート電極６を、これとアンダ
ーパス８の上の沈んだ酸化物との間にある距離が
残存するようにアンダーパス８の各側に設ける。
酸化物層１７が多結晶シリコン層６，７によつて
覆れていない限り、この層１７をエツチング処理
して取り除くようにする。このエツチング処理
中、沈んだ酸化物パターン９をマスクする必要は
ない。その理由は酸化物層１７の厚さが薄いため
に、エツチング処理が極めて薄い酸化物パターン
９に著しい悪影響を与えないで極めて短時間内に
行われるからである。第１１図はこのプロセスの
現段階における半導体装置を表わす。自己レジス
ター法によつてトランジスタT1，T2のｎ形領域
３，４を、ゲート電極６および沈んだ酸化物パタ
ーン９によつて規定された表面部分１８を介して
設けることができる。これら領域３，４をアンダ
ーパスを構成するｎ形領域８によつて互いに接続
する必要がある。領域３，４を表面部分１８を介
してｎ形の不純物例えばリン原子を半導体本体中
に拡散して設ける。このドーピング段階において
リンＰはそれの高い拡散率のためにAsまたはSb
より好ましいものである。リン原子を表面からお
よそ1.5μｍの深さで本体中に拡散させる場合、
上述の領域３，４とひ素をドープしたアンダーパ
ス８との間に良好な低オーミツク接続部が形成さ
れることが明らかになつた。これと同時にトラン
ジスタT1，T2の領域３，４と共に、これらトラ
ンジスタの残りの領域並びに他の回路素子の領
域、例えばトランジスタT3の領域３も形成す
る。これに加えて、上述のドーピング段階中、多
結晶ストリツプ６，７を抵抗値を低減するために
リンＰでドープする。拡散が酸化媒質中で行われ
る場合、追加的に酸化物層１９は形成すべきトラ
ンジスタのソースおよびドレイン領域上に成長
し、他方多結晶ストリツプ６，７を局部的に酸化
することができる。第３図に断面図で示したよう
な半導体装置を既知の手段によつて更に次の処理
行程に移す。この処理行程はすでに既知の技術で
ある。例えば接点孔を酸化物層１９にエツチング
し、その後で例えばアルミニウムＡから成る第
２の導体トラツクを装置上に設けると共にこの接
点孔を経て回路素子に接触させることができる。
本発明によれば上述した処理行程は、電界効果
トランジスタを有する集積回路を製造するための
既知の処理行程と比較すると極めて簡単なもので
ある。また本発明による方法を駆使することによ
つてアンダーパス８をこのような集積回路中に実
質的に自己レジスター法で形成することができ
る。
本発明は上述した例のみに限られず幾多の変更
を加えられることは明らかである。
例えば、拡散法の代りに、トランジスタのソー
スおよびドレイン領域３，４をイオン注入によつ
て設けることもでき、この場合所望に応じてイオ
ンを十分に大きなエネルギーをもつて酸化物層１
７を介して注入することができるので、その結果
この場合においては表面部分１８の領域における
酸化物層１７を取り除く必要はなくなる。
多結晶シリコン層６，７をトランジスタのソー
スおよびドレイン領域３，４と共に同時にドープ
する代りに多結晶材料の堆積と同時にドープする
こともできる。
【図面の簡単な説明】
第１図は本発明による半導体装置の一部分の平
面図、第２図は第１図の装置を有する回路配置の
電気回路図、第３図は第１図の−線に沿つた
第１図装置の断面図、第４図は第１図の−線
に沿つた断面図、第５，８，１０図および１１図
は本発明による装置を製造するに当り、その途中
の行程における装置の−線上の断面図、第６
図は同じく−線上の断面図、第７，９図は同
じく−線上の断面図である。 １…本体、２…表面、３…ソース領域、４…ド
レイン領域、５…誘電体層、６…ゲート電極、７
…導体パターン、８…接続部（アンダーパス）、
９…絶縁層、１０…窒化シリコン層、１２…窓、
１４，２０…マスク、１５…表面領域、T1〜T3
…電界効果トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも２個の絶縁ゲート型電界効果トラ
    ンジスタを形成した主として一導電形の表面−隣
    接領域を具え、これら電界効果トランジスタのソ
    ースおよびドレイン領域を第二の導電形の表面−
    隣接領域によつて形成し、一方の電界効果トラン
    ジスタのソースおよびドレイン領域の一つと他方
    の電界効果トランジスタのソースおよびドレイン
    領域の一つとの導電接続を行う第二の導電形の少
    なくとももう一つの表面領域を、一導電形の領域
    中に形成した半導体を有する半導体装置を製造す
    る方法において、少なくとも表面−隣接領域がＰ
    形シリコンである半導体本体を出発材料とし、形
    成すべき表面領域の場所に孔を有するドーピング
    マスクを表面上に位置させると共に、該ドーピン
    グマスクは、少なくとも電界効果トランジスタが
    形成される場所に本体を酸化に対してマスクする
    材料から成る層部分を有し、ひ素Asおよびアン
    チモンSb族から選んだ原子をドーピングマスク
    内の前記孔を介して半導体本体中に設け、その後
    に、前記ドーピングマスクを部分的に除去して前
    記層部分を具える酸化物マスクを得、次に本体を
    酸化処理して、本体中に少なくとも部分的に沈む
    と共に酸化に対してマスクする層の部分の傍で表
    面領域の上に延在する酸化物パターンを得、この
    酸化処理中、半導体本体の表面領域に設けたひ素
    AsまたはアンチモンSb原子は本体中に深く拡散
    されると共に、表面より沈んだ酸化物の下および
    隣接個処にｎ形の高度のドーピングが行われた領
    域を形成し、その後に、絶縁したゲート電極を電
    界効果トランジスタが形成される場所を形成し、
    この電極は表面から見て表面領域から一定の距離
    離間すると共に、その両側に位置し、前記沈んだ
    酸化物パターンに隣接する電界効果トランジスタ
    のソースおよびドレイン領域を、リンＰ、ひ素
    AsおよびアンチモンSb族から選んだ不純物を自
    己レジスター法で所定の深さにドーピングするこ
    とによつて形成し、この深さにおいて、互いに接
    続すべき電界効果トランジスタの領域を沈んだ酸
    化物パターンの下の表面領域に隣接させたことを
    特徴とする半導体装置の製造方法。 ２ 特許請求の範囲第１項記載の製造方法におい
    て、少くとも１μｍの厚さを有する沈んだ酸化物
    パターンを形成することを特徴とする半導体装置
    の製造方法。 ３ 特許請求の範囲第１項または第２項記載の製
    造方法において、半導体本体中にドーピングマス
    クの前記孔を介して設けた不純物をひ素原子によ
    つて構成し、ｎ形表面領域を得るようにしたこと
    を特徴とする半導体装置の製造方法。 ４ 特許請求の範囲第１項ないし第３項のいずれ
    か１項に記載の製造方法において、前記電界効果
    トランジスタのソースおよびドレイン領域をリン
    原子でドープすることによつて形成したことを特
    徴とする半導体装置の製造方法。 ５ 特許請求の範囲第１項ないし第４項のいずれ
    か１項に記載の製造方法において、前記酸化物マ
    スクを、ひ素AsまたはアンチモンSb不純物がド
    ーピングマスクを介して半導体本体中に導入され
    る前に形成し、その後で半導体本体をドーピング
    に対してマスクする層（以下第二のマスク層と称
    す）を半導体本体の表面上に形成すると共に、該
    第二のマスク層を酸化物マスクに関して選択的に
    取り除くことができると共にパターンを形成する
    材料をもつて構成し、前記酸化物マクと相俟つて
    前記パターンによつて前記ドーピングマスクを形
    成したことを特徴とする半導体装置の製造方法。 ６ 特許請求の範囲第５項記載の製造方法におい
    て、前記第二のマスク層を光ラツカーの層をもつ
    て構成すると共に、ｎ形不純物をイオン注入によ
    つて第一の孔を介して半導体本体中に導入したこ
    とを特徴とする半導体装置の製造方法。
JP6587377A 1976-10-25 1977-06-06 Method of producing semiconductor device Granted JPS5353276A (en)

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