JPS6117154B2 - - Google Patents
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- Publication number
- JPS6117154B2 JPS6117154B2 JP53148354A JP14835478A JPS6117154B2 JP S6117154 B2 JPS6117154 B2 JP S6117154B2 JP 53148354 A JP53148354 A JP 53148354A JP 14835478 A JP14835478 A JP 14835478A JP S6117154 B2 JPS6117154 B2 JP S6117154B2
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- region
- gate
- drain
- type epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合形電界効果トランジスタ（以下Ｊ
−FETと略す）の製造方法に関するもので、特
に、製造工程における特性劣化を小さくする方法
を提供するものである。
−FETと略す）の製造方法に関するもので、特
に、製造工程における特性劣化を小さくする方法
を提供するものである。
従来のＪ−FETの構造を第１図に示す。この
構造のＪ−FETの一般的な製造方法を以下に説
明する。P+形半導体基板１の表面にＰ形エピタ
キシヤル層２、その上にチヤネルとなるＮ形エピ
タキシヤル層３を形成する。分離拡散領域４をＰ
形不純物の選択拡散によつて形成する。ゲート領
域５をＰ形不純物の選択拡散によつて形成する。
この時の拡散深さによつてチヤネル厚みを決定す
る。ソース領域６、ドレイン領域７をＮ形不純物
を選択拡散して形成する。そしてソース・ドレイ
ン・ゲートの各々の電極Ｓ，Ｄ，Ｇを形成する。
通常このような構造のＪ−FETにおけるゲート
領域５は表面パターンによつて分離拡散領域４へ
電気的に接続されているためゲート電極はP+形
半導体基板１の裏面から取り出される。
構造のＪ−FETの一般的な製造方法を以下に説
明する。P+形半導体基板１の表面にＰ形エピタ
キシヤル層２、その上にチヤネルとなるＮ形エピ
タキシヤル層３を形成する。分離拡散領域４をＰ
形不純物の選択拡散によつて形成する。ゲート領
域５をＰ形不純物の選択拡散によつて形成する。
この時の拡散深さによつてチヤネル厚みを決定す
る。ソース領域６、ドレイン領域７をＮ形不純物
を選択拡散して形成する。そしてソース・ドレイ
ン・ゲートの各々の電極Ｓ，Ｄ，Ｇを形成する。
通常このような構造のＪ−FETにおけるゲート
領域５は表面パターンによつて分離拡散領域４へ
電気的に接続されているためゲート電極はP+形
半導体基板１の裏面から取り出される。
このようにして製造されるＪ−FETには次に
述べるような欠点がある。基板ゲートとして動
作するＰ形エピタキシヤル層２とＮ形エピタキシ
ヤル層３によるPN接合が分離拡散領域４を形成
する際、再拡散して変動する。つまり、エピタキ
シヤル層３はゲート５の深さとチヤネルの厚みと
を加えた厚みがあり、このエピタキシヤル層３を
横切つて、分離拡散領域４を形成するには高温・
長時間の熱処理が必要だからである。これによつ
て基板ゲートとしての効果は弱くなり、相互コン
ダクタンスｇｍを低下させる。ゲート領域５と
ソースおよびドレイン領域６，７を別々に形成す
るためにマスク合せ誤差を見込んだ距離以上に相
互間隔を必要とする。すなわち高密度化を困難に
している。ゲード領域５を表面からの選択拡散
によつて形成することから半導体表面が一度は固
溶限界状態にさらされるため結晶欠陥が生じやす
い。このことはゲードの漏れ電流や雑音といつた
特性を不安定にする。
述べるような欠点がある。基板ゲートとして動
作するＰ形エピタキシヤル層２とＮ形エピタキシ
ヤル層３によるPN接合が分離拡散領域４を形成
する際、再拡散して変動する。つまり、エピタキ
シヤル層３はゲート５の深さとチヤネルの厚みと
を加えた厚みがあり、このエピタキシヤル層３を
横切つて、分離拡散領域４を形成するには高温・
長時間の熱処理が必要だからである。これによつ
て基板ゲートとしての効果は弱くなり、相互コン
ダクタンスｇｍを低下させる。ゲート領域５と
ソースおよびドレイン領域６，７を別々に形成す
るためにマスク合せ誤差を見込んだ距離以上に相
互間隔を必要とする。すなわち高密度化を困難に
している。ゲード領域５を表面からの選択拡散
によつて形成することから半導体表面が一度は固
溶限界状態にさらされるため結晶欠陥が生じやす
い。このことはゲードの漏れ電流や雑音といつた
特性を不安定にする。
以上のように従来の製造方法で形成されるＪ−
FETは製造工程によるその特性劣化が問題であ
つた。
FETは製造工程によるその特性劣化が問題であ
つた。
本発明は、チヤネル領域を含む２層のエピタキ
シヤル層によつて主要部を形成し、分離拡散が
軽減されgmが低下しない。ゲート、ソース、
ドレインのセルフアライン化が容易にできる（高
密度化が可能）。ゲート領域の結晶欠陥を低減
できる。といつた利点を有するＪ−FETの製造
方法を提供するものである。
シヤル層によつて主要部を形成し、分離拡散が
軽減されgmが低下しない。ゲート、ソース、
ドレインのセルフアライン化が容易にできる（高
密度化が可能）。ゲート領域の結晶欠陥を低減
できる。といつた利点を有するＪ−FETの製造
方法を提供するものである。
第２図にしたがつて本発明の一実施例にかかる
Ｊ−FETの製造方法を説明する。
Ｊ−FETの製造方法を説明する。
P+形半導体基板８の表面にエピタキシヤル成
長によつてＰ形エピタキシヤル層９を形成してＰ
形半導体結晶基板をする。このＰ形エピタキシヤ
ル層９は通常、抵抗率３〜７Ω・cm．膜厚５〜10
μｍが選ばれる（第２図Ａ）。
長によつてＰ形エピタキシヤル層９を形成してＰ
形半導体結晶基板をする。このＰ形エピタキシヤ
ル層９は通常、抵抗率３〜７Ω・cm．膜厚５〜10
μｍが選ばれる（第２図Ａ）。
Ｐ形エピタキシヤル層９の表面にチヤネルとな
るＮ形エピタキシヤル層１０を形成する。チヤネ
ルとなるＮ形エピタキシヤル層１０はＪ−FET
の特性を決定する重要なパラメータとなるためそ
の仕様はさまざまである。通常、小信号用として
は抵抗率１〜30Ω・cm．膜厚１〜２μｍが選ばれ
る。ここで本発明の製造方法においては、この膜
厚がＪ−FETのチヤネル厚みを決定する。ちな
みにチヤネル長２μｍ、チヤネル幅3000μｍのＪ
−FETにおいては、Ｎ形エピタキシヤル層１０
の抵抗率１Ω・cm．膜厚1.5μｍでＩDSS＝10mA.
gmO＝20mυの特性が得られる。またＰ形エピタ
キシヤル層９およびＮ形エピタキシヤル層１０は
同一の成長装置において連続成長しても得られ
る。この場合エピタキシヤル成長界面における結
晶不整は減少する（第２図Ｂ）。
るＮ形エピタキシヤル層１０を形成する。チヤネ
ルとなるＮ形エピタキシヤル層１０はＪ−FET
の特性を決定する重要なパラメータとなるためそ
の仕様はさまざまである。通常、小信号用として
は抵抗率１〜30Ω・cm．膜厚１〜２μｍが選ばれ
る。ここで本発明の製造方法においては、この膜
厚がＪ−FETのチヤネル厚みを決定する。ちな
みにチヤネル長２μｍ、チヤネル幅3000μｍのＪ
−FETにおいては、Ｎ形エピタキシヤル層１０
の抵抗率１Ω・cm．膜厚1.5μｍでＩDSS＝10mA.
gmO＝20mυの特性が得られる。またＰ形エピタ
キシヤル層９およびＮ形エピタキシヤル層１０は
同一の成長装置において連続成長しても得られ
る。この場合エピタキシヤル成長界面における結
晶不整は減少する（第２図Ｂ）。
次に、周知の選択拡散法によつてＮ形エピタキ
シヤル層１０表面から分離拡散領域１１をＰ形不
純物たとえばボロンＢを拡散して形成する。この
時の拡散深さとしてはＮ形エピタキシヤル層１０
を横切るに必要な深さでよい。したがつて1000
℃、60分といつた低温短時間の熱処理で達成でき
るため、基板ゲートの動作を弱めるほどの再拡散
は生じない（第２図Ｃ）。
シヤル層１０表面から分離拡散領域１１をＰ形不
純物たとえばボロンＢを拡散して形成する。この
時の拡散深さとしてはＮ形エピタキシヤル層１０
を横切るに必要な深さでよい。したがつて1000
℃、60分といつた低温短時間の熱処理で達成でき
るため、基板ゲートの動作を弱めるほどの再拡散
は生じない（第２図Ｃ）。
そしてP+形のエピタキシヤル成長によつてP+
形エピタキシヤル成長層１２を形成する。この
P+形エピタキシヤル層１２はゲートを構成する
ために抵抗率0.05Ω・cm以下、膜厚１〜２μｍが
選らばれる。またこの時P+形エピタキシヤル層
１２は分離拡散領域１１と電気的に接続される
（第２図Ｄ）。
形エピタキシヤル成長層１２を形成する。この
P+形エピタキシヤル層１２はゲートを構成する
ために抵抗率0.05Ω・cm以下、膜厚１〜２μｍが
選らばれる。またこの時P+形エピタキシヤル層
１２は分離拡散領域１１と電気的に接続される
（第２図Ｄ）。
次に、周知のフオトエツチツング法によつて分
離拡散領域の表面へ対応した領域１３と、後にソ
ース領域１４、ゲート領域１５、ドレイン領域１
６となるべきP+形エピタキシヤル成長層１２表
面をフオトレジスト等によつて選択的に被覆す
る。その後、弗化水素酸水溶溶中で陽極化成処理
し、P+形エピタキシヤル層１２を選択的に多孔
質化する。この多孔質化の条件としてはP+形の
ホール濃度が高いため、シリコン半導体の場合電
流密度10mA／cm2で10分程度でP+形エピタキシヤ
ル層１２の底まで多孔質化する事ができる。その
後、1000℃で20分程度の酸化処理によつて多孔質
層を酸化膜１７とする（第２図Ｅ）。
離拡散領域の表面へ対応した領域１３と、後にソ
ース領域１４、ゲート領域１５、ドレイン領域１
６となるべきP+形エピタキシヤル成長層１２表
面をフオトレジスト等によつて選択的に被覆す
る。その後、弗化水素酸水溶溶中で陽極化成処理
し、P+形エピタキシヤル層１２を選択的に多孔
質化する。この多孔質化の条件としてはP+形の
ホール濃度が高いため、シリコン半導体の場合電
流密度10mA／cm2で10分程度でP+形エピタキシヤ
ル層１２の底まで多孔質化する事ができる。その
後、1000℃で20分程度の酸化処理によつて多孔質
層を酸化膜１７とする（第２図Ｅ）。
しかるのち、ソース領域１８は、ドレイン領域
１９へ周知の選択拡散法によつてＮ形不純物たと
えばリンＰを拡散する。この時Ｎ形不純物をP+
形エピタキシヤル層１２のホール濃度よりも高く
拡散してN+形へ変換する事が必要である。その
後、ソース、ドレインおよびゲートへ周知の方法
で電極２０，２１，２２を形成して、第２図Ｆに
示すJ.FETを得る。
１９へ周知の選択拡散法によつてＮ形不純物たと
えばリンＰを拡散する。この時Ｎ形不純物をP+
形エピタキシヤル層１２のホール濃度よりも高く
拡散してN+形へ変換する事が必要である。その
後、ソース、ドレインおよびゲートへ周知の方法
で電極２０，２１，２２を形成して、第２図Ｆに
示すJ.FETを得る。
本発明の製造方法によるＪ−FETの効果を以
下に説明する。本発明の方法では、高温長時間の
分離拡散処理を必要としないため、基板ゲートを
有効に動作させる事ができ、製造工程によるgm
の低下は生じない。すなわち従来のＪ−FETの
製造方法では分離拡散領域４はゲート領域５の拡
散深さとチヤネル厚みを加えたものとが最小限必
要であつたが、本発明によればチヤネル厚みのみ
の拡散深さで分離可能となるため、必要な熱処理
は低減される事になる。ちなみにゲード領域の拡
散深さ2.2μｍ、チヤネル厚み１μｍのＪ−FET
においては、本発明では拡散時間が約1/10で分離
可能となる。さらに、本発明では、ゲート領域お
よびソース、ドレイン領域を同一工程にて設定す
る（セルフ・アライン）ため、マスク合せ誤差に
よる寸法余裕を必要とせず高密度化が容易であ
る。また、ゲート領域を選択拡散処理によつて形
成せずエピタキシヤル層を利用するため、拡散に
よる結晶欠陥は生じない。
下に説明する。本発明の方法では、高温長時間の
分離拡散処理を必要としないため、基板ゲートを
有効に動作させる事ができ、製造工程によるgm
の低下は生じない。すなわち従来のＪ−FETの
製造方法では分離拡散領域４はゲート領域５の拡
散深さとチヤネル厚みを加えたものとが最小限必
要であつたが、本発明によればチヤネル厚みのみ
の拡散深さで分離可能となるため、必要な熱処理
は低減される事になる。ちなみにゲード領域の拡
散深さ2.2μｍ、チヤネル厚み１μｍのＪ−FET
においては、本発明では拡散時間が約1/10で分離
可能となる。さらに、本発明では、ゲート領域お
よびソース、ドレイン領域を同一工程にて設定す
る（セルフ・アライン）ため、マスク合せ誤差に
よる寸法余裕を必要とせず高密度化が容易であ
る。また、ゲート領域を選択拡散処理によつて形
成せずエピタキシヤル層を利用するため、拡散に
よる結晶欠陥は生じない。
以上のように本発明のＪ−FETの製造方法は
従来の製造方法のように製造工程による特性劣化
を未然に防ぐ事が可能で工業上有益なものであ
る。
従来の製造方法のように製造工程による特性劣化
を未然に防ぐ事が可能で工業上有益なものであ
る。
第１図は従来のＪ−FETの構造断面図、第２
図Ａ〜Ｆは本発明の一実施例にかかるＪ−FET
の製造方法を説明するための各製造工程における
構造断面図である。 ８……P+形半導体基板、９……Ｐ形エピタキ
シヤル層、１０……Ｎ形エピタキシヤル層、１１
……分離拡散領域、１２……P+形エピタキシヤ
ル層、１７……酸化膜、１８……ソース領域、１
９……ドレイン領域。
図Ａ〜Ｆは本発明の一実施例にかかるＪ−FET
の製造方法を説明するための各製造工程における
構造断面図である。 ８……P+形半導体基板、９……Ｐ形エピタキ
シヤル層、１０……Ｎ形エピタキシヤル層、１１
……分離拡散領域、１２……P+形エピタキシヤ
ル層、１７……酸化膜、１８……ソース領域、１
９……ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ 一導電形の半導体結晶基板にこの基板と逆導
電形のチヤネル領域となる第１のエピタキシヤル
層を形成する工程、該第１のエピタキシヤル層表
面より一導電形の不純物を選択的に導入して前記
基板に達する分離拡散領域を形成する工程、前記
第１のエピタキシヤル層上に前記一導電形の第２
のエピタキシヤル層を形成する工程、この第２の
エピタキシヤル層を選択的に絶縁分離してソー
ス、ゲート、ドレインとなる領域に絶縁分離する
工程、ソースおよびドレインとなる領域へ前記逆
導電形の不純物を導入してソース及びドレインを
形成する工程を備えたことを特徴とする接合形電
界効果トランジスタの製造方法。 ２ 第２のエピタキシヤル層を多孔質化した後、
酸化する事によつて絶縁分離することを特徴とす
る特許請求の範囲第１項に記載の接合形電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14835478A JPS5574181A (en) | 1978-11-29 | 1978-11-29 | Preparing junction type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14835478A JPS5574181A (en) | 1978-11-29 | 1978-11-29 | Preparing junction type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5574181A JPS5574181A (en) | 1980-06-04 |
| JPS6117154B2 true JPS6117154B2 (ja) | 1986-05-06 |
Family
ID=15450875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14835478A Granted JPS5574181A (en) | 1978-11-29 | 1978-11-29 | Preparing junction type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5574181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131848A (ja) * | 1986-11-20 | 1988-06-03 | Takara Co Ltd | 玩具用エンジンシリンダの内面処理方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2800753B2 (ja) * | 1996-01-30 | 1998-09-21 | 日本電気株式会社 | 接合型電界効果トランジスタの製造方法 |
| JPH10340885A (ja) * | 1997-06-06 | 1998-12-22 | Tokai Rika Co Ltd | シリコン基板における陽極化成方法 |
-
1978
- 1978-11-29 JP JP14835478A patent/JPS5574181A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131848A (ja) * | 1986-11-20 | 1988-06-03 | Takara Co Ltd | 玩具用エンジンシリンダの内面処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5574181A (en) | 1980-06-04 |
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