JPS61129800A - Ｒｏｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マスクＲＯＭ　、　ＦＲＯＭ等のＲＯＭ装置
の読出し回路に関するものである。

〔従来の技術〕

従来、このような分野の技術としては、特開昭５？　−
７に’１９！；号公報に記憶されるものがあった。以下
その構成の概要を図を用いて説明する。

第２図は従来の読出し回路を備えたＥＰ　ＲＯＭ装置の
一構成例を示す回路図である。

第２図において、／は複数個のメモリ素子２−／／〜２
　ｍｎをマトリクス状に配列してなるメモリアレイであ
り、各メモリ素子−一／／〜２　ｍｎ　　はフローティ
グゲート電極及びコントロールゲート電極を持つＦＡＭ
Ｏ５により構成されている。そして同一行に配列された
メモリ素子２−／／〜λ−／ｎ、・・・。

−−ｍ／−２−ｍｎのコントロールゲートは、各ワード
線弘−／〜ＩＡ−ｍ　　にそれぞれ接続されると共に、
同一列に配列されたメモリ素子コー／／−コーｍ／、・
・・。

ツー／ｎ−ニーｍｎのドレインは、各データ線ターｌ〜
ｔ−ｎ　　Ｋそれぞれ接続されている。各データ線！−
７−５−ｎはそれぞれスイッチ６−／〜＆−ｎ　を介し
てコモンデータ線７に接続されている。

各ワード線ケー／〜弘−ｍはワード線デコーダざに接続
されると共に、各スイッチ６−／〜＜ｃ−ｎはデータ線
デコーダデに接続されている。そしてアドレス信号Ａ４
．〜Ａ４ｍがワード線デコーダｇに、アドレス信号Ａ２
１〜Ａ２ｎにそれぞれ与えられると、ワード線デコーダ
ｔは与えられたアドレス信号を解読して７つのワード線
に選択レベルのワード線駆動信号を供給すると共に、デ
ータ線デコーダタは与えられたアドレス信号を解読して
７つのスイッチをオン状態にし、このオン状態のスイッ
チを介して７つのデータ線をコモンデータ線７に接続す
る。

コモンデータ線？ｉは読出し回路１０及び図示しない書
込み回路が接続され【いる。読出し回路１０は、図示し
ない制御回路により作動、停止が制御され、該制御回路
により作動状態にされると、ワード線グー／〜ｔｔ−ｍ
及びデータ線！−ｌ−ターｎにより選択されたメモリ素
子ニーｌ／〜！−ｍｎ　中の１つに記憶されているデー
タ出力を読出して出力する。

ここで、読出し回路ＩＯは、コモンデータ線りに直列接
続された増幅ＭＯ８ＦＥＴ　／／及び負荷ＭＯ８ＦＥＴ
／コからなるゲート接地製の増幅回路と、選択されたメ
モリ素子にバイアス電圧を与えるためのＭＯＳＦＥＴ　
／３と、一つの直列接続されたＭＯＳ　ＦＥＴ　／ダ、
　／＆を具えたＭＯＳ　ＦＥＴ　／／　、　／Ｊのバイ
アス回路と、前記増幅回路の出力と基準電圧ｖｒ＠ｆ　
　との差を増幅する差動増幅器１５と、差動増幅器／ｊ
の出力端子１６とを備えている。

以上の構成において、データ線デコーダ９釦よってスイ
ッチ６−／〜Ａ−ｎの１つ、例えばＡ−／がオンすると
、選択されたデータ線！−／がコモンデータ線７に接続
される。この際、ワード線デコーダざによって選択レベ
ルの信号がワード線ｕ−／−ｕ−ｍの１つ１例えばぐ−
／に与えられ、このワード線ター／を介してそれに接続
されたメ％ＩＪ素子１〜／／−，２−／ｎ　　のゲート
に前記選択レベルの信号が与えられるため、メモリ素子
ニー／／が書込み状態（”／”　あるいは”θ″）に応
じてオンまたはオフ状態になる。

仮に、選択されたメモリ素子ニー／／に”／”が書込ま
れていると、しきい値電圧が選択レベルよりも低いため
、該メモリ素子ニーｌ／はオン状態になる。すると、読
出し回路ｌＯ中の高電源電圧■ｃｃが、ＭＯＳ　ＦＥＴ
　／、？→コモンデータ線７→データ線＆−／→小　・
ノ４−＃−食９４）　Ｊ　ヱ　１１　　月ニヱ　り　−
ノｌ−マー　１　ｒ　イ鐸、暫通百晋圧Ｖ３．　＞とい
うループで印加され、コモンデータ線７が低電源電圧（
低レベル）■　になる。一方、Ｓ メモリ素子ニー／／Ｖｃ″Ｏ”が書込まれていると、し
きい値電圧が選択レベルよりも高いため、メモリ素子ニ
ー／／がオフ状態になってコモンデータ線７が高電源電
圧（高レベル）Ｖ　になる。

Ｃ コモンデータ線７０レベルは、増幅ＭＯ８ＦＥＴ　／／
のソースに供給され、この増幅ＭＯ８ＦＥＴ　／／で増
幅されて差動増幅器ｌＳに与えられる。差動増幅器１５
は入力信号電圧と基準電圧との差に応じた”ｌ”または
“０１のデータ信号を端子／Ａから出力して読出しを実
行する。

以上のように、従来の読出し回路１０は、選択されたデ
ータ線！−／　と結合され、選択されたメモリ素子、２
−　／／のオン、オフ状態を検出する際に、データ線！
−／の電位を急速にＶｅｃとい５定電圧近傍に引上げろ
機能を持っている。そしてこの定電圧ｖｃｃがデータ線
６−／に印加された状態で、メモリ素子２−／ｌのドレ
インにデータ線＆−／の定電圧が、ノースに低電源電圧
■１．がそれぞれ印加されることになる。この、ような
状態下で、メモリ素子コー／／のドレイン・ソース間に
流れる電流量を検出してデータの続出を行なう。ここで
１選択されたデータ線よ−／のみを、読出し回路１０の
機能を用いて該データ線ヨー／の浮遊容量に充電し、他
の非選択データ線！−λ〜ｊ−ｎには電流を流し込まな
いようにして電流消費を抑えていた。

〔発明が解決しようとする問題点〕

しかしながら、上記構成の読出し回路では、非選択デー
タ線！−／と選択されたワード練り−／との交点に位置
するメモリ素子コー／λ〜コー／ｎがオン状態にあると
、仮に非選択ワード線弘−２〜ＩＩ−ｍに電荷が蓄積さ
れて定電圧ｖｃｃになっていたとしても、オン状態のメ
モリ素子コー７コ〜λ〜Ｉｎによって低電源電圧Ｖ　ま
で電位が下がってしまＢ うことになる。またワード線≠−７−弘−ｍの選択が、
何回か異なるワード線に対して行なわれれば、その間選
択されなかったワード線は、それらいずれかのワード線
の交点に存在するオン状態のメモリ素子により、大半低
電源電圧ｖ０となってしまこのような状態でワード線弘
−／〜ａ−ｍの選択を切替えようとした時、新たに選択
されたワード線が電位上昇するためには、ソース及びド
レインが低電源電圧ｖ０となった多数の非選択メモリ素
子（ＭＯＳ　ＦＥＴ　）のすべてについてチャネル（多
量の電子を含む反転層）を形成することが必要となる。

従ってそれに必要な電荷をワード線デコーダｇ内のドラ
イバから供給しなければならない。

これは単に、ワード線に接続された非選択メモリ素子の
負荷容量が、ワード線デコーダ内のドライバからみて太
き（なるという問題だゆでなく、ポリシリコン等からな
るワード線の持つ抵抗成分と、このワード線ＶＣ接続さ
れた非選択メモリ素子の負荷容量とによって信号伝播速
度が遅くなるという問題を伴う。特Ｋ、集積回路におけ
る集積度の向上に伴ない、ワード線長及びメモリ素子が
増大して信号伝播遅延が無視できなくなり、読出し速度
が低下するという問題点があった。

本発明は、前記従来技術が持っていた問題点として、続
出し速度の低下の点について解決した読出し回路を提供
するものである。

〔問題点を解決するための手段〕

本発明は、前記問題点を解決するために、ＲＯＭ装置の
読出し回路において、第１と第２の電極および制御電極
をそれぞれ有する第１、第２、第３および第ぐのＭＯＳ
　トランジスタと、高電圧電源に接続された第１および
第２の電流供給手段とを備え、低電圧電源と高電圧電源
との間に、第１および第３のＭＯＳトランジスタと第１
の電流供給手段とを直列に接続すると共に、第２および
第ｑのＭＯＳ　トランジスタと第２の電流供給手段とを
直列に接続し、さらに第１のＭＯＳトランジスタの制御
電極と第２のＭＯＳトランジスタの第２の電極とを接続
すると共に、第２のＭＯＳトランジスタの制御電極と第
ダのＭＯＳトランジスタの第２の電極とを接続し、しか
も第３と第１のＭＯＳ　トランジスタのゲートを相互に
接続したものである。

すなわち、本発明の読出し回路は、検出すべきデータ線
の電位を極めて”ｓｓ電位に近くして、メモリ素子がそ
の第１の電極（例えばソース）の電位上昇による基板効
果によって電流駆動能力を低下させないよ５にすると共
に、選択されたデータ線がその浮遊容量に蓄積した電荷
をすみやかに放出して検出電位であるｖ０近傍電位にま
で降下するように構成したものである。

〔作用〕

本発明によれば、以上のようにＲＯＭ装置の読出し回路
を構成したので、第１および第２のＭＯＳ　トランジス
タと第１の電流供給手段とは、入力電流を電圧に変更す
るように働くと共に、第２および第ダのＭＯＳトランジ
スタと第２の電流供給手段とは、定電圧回路として働（
。そして第１と第２のＭＯＳ　トランジスタおよび第１
の電流供給手段と、第２と第グのＭＯＳ）う／ジスタお
よび第２の電流供給手段とによって、入力側を安定化し
た低電位に保ち、これによってメモリ素子からの電流を
流入させ、該流入電流量からメモリ素子に記憶された情
報の読出しが行えるのである。従って、前記問題点を除
去できるのである。

〔実施例〕

第１図は本発明に係る読出し回路を備えたＲＯＭ装置の
実施例を示す概略回路図、及び第３図は第１図の全体構
成図である。なお、第１図及び第３図において第２図中
の要素と同一の要素には同一の符号が付されている。

全体構成を示す第３図において、第２図と異なる点は、
メモリアレイ１０／を形成する複数個のメモリ素子１０
２−　／／　〜１０２−ｍｎ　　をＭＯＳ　ＦＥＴで構
成し、各行のメモリ素子１０２−／／〜１０２−　／ｎ
　、・・・。

１０２−ｍ１〜１０２−ｍｎ　　のドレインをコモン線
１０３−７〜７０３〜ｍでそれぞれ共通に接続すると共
に、これらのコモン線１０３−／〜１０３−ｒｎに例え
ば高電源電圧Ｖ　と低電源電圧Ｖ　の中間電圧を与える
ＣＣＩｌｌ 定電圧回路１０ｒを設け、さらに従来と異なる回路構成
の読出し回路／１０を入力線／／ｊを介してコモンデー
タ線？ＶＣ接続したことである。そして入力線／／Ｓを
介して読出し回路／１０に電流が流入するか否かがメモ
リ素子ＩＯ−一／／〜１０２−ｍｎの記憶状態と対応し
、これがデータ出力として出力端子／／６から送出され
る。

第１図は定電圧回路１０３及び読出し回路／１０の詳細
を示す図である。

ここで、定電圧回路１０夕は、高電源電圧ｖｃｃと低電
源電圧ｖ０との間に負荷用のデプレッション形ＭＯ８Ｆ
ＥＴ　／２／とＭＯＳ　ＦＥＴ　ｔココとが直列接続さ
れ、かつＭＯＳ　ＦＥＴ　／コ／のドレインとＭＯＳ　
ＦＥＴ　／　２コのゲートとの間にＭＯＳ　ＦＥＴ　／
２３が並列され、そのＭＯＳＦＥＴ　／λＪのゲートが
ＭＯＳ　ＦＥＡＴ　／２／のソースに接続された構成を
なす。そしてＭＯＳ　ＦＥＴ　／コ／の減圧機能等によ
り、ＭＯＳ　ＦＥＴ　／１３のソースに電源電圧ｖｃｃ
とｖｏの安定した中間電圧を発生し、コモン線／（７，
７−／−に与える。

また、読出し回路／１０は、入力線／／ｒから流入する
電流量を検出する検出回路／３０と、この検出回路／、
７（７の検出信号を増幅する増幅回路／１７０とより構
成される。

検出回路１３０は、一対のエンハンスメント形ＭＯ８Ｆ
ＥＴ／、７／、　　１．ｙ２（第１．第２のＭＯＳ　）
う／ジ、＋、夕＞　ト、同一形状を持つ一対のエンハン
スメント形ＭＯ８ＦＥＴ　／、７．？、　／、７１Ｉ（
第３．第弘のＭＯＳトランジスタ）と、同一形状を持つ
一対のデプレッション形ＭＯ８ＦＥＴ　／、７り、／３
乙（第１．第λの電流供給手段）とを備えている。ＭＯ
Ｓ　ＦＥＴ　／Ｊ−は一方のＭＯＳ　ＦＥＴ　／、？／
と比べて同一ゲート長で半分の長さのゲート幅を持って
いる。そして一方の各ＭＯ８ＦＥＴ　／３２．　　／３
ｔＩ、　　／３１．は直列に接続されて基準電圧源を構
成すると共に、他方の各ＭＯ８ＦＩＴ　／、Ｉ／　。

／、７．？、　　／３！；は直列に接続されて電流／電
圧変換回路を構成する。そのため前者の直列回路と後者
の直列回路とは電源電圧Ｖ　　−Ｖ　　間において互い
ｃｃ　　　　　　ｓａ に並列に接続され、かつＭＯＳ　ＦＥＴ　／、？、７と
／３’ｌのゲートにおいて相互に接続されている。さら
に、一方の直列回路において、ＭＯＳ　ＦＥＴ　／３＆
のゲートとドレイン、ＭＯＳ　ＦＥＴ　／３グのゲート
、及びＭＯＳ　ＦＥＴｌ５Ｓのゲートは、基準電位に保
持された定電圧線／３７にそれぞれ接続されると共に、
他方の直列回路において、ＭＯＳ　ＦＥＴ　／８のゲー
トとドレイン、及びＭＯＳ　ＦＥＴ　／、７／のゲート
は、出力線／、Ｕにそれぞれ接続されている。また、他
方の直列回路におけるＭＯＳ　ＦＩＴ　／３３のソース
とＭＯＳ　ＦＥＴ　／、７／のドレインとの接続箇所に
は入力線／／夕が接続されている。ＭＯ８ＦＥＴ／、？
／、　　／３３の接続箇所に対応する部分が、一方の直
列回路におけるＭＯＳ　ＦＥＴ　／３２　。

／Ｊグの接続箇所／３９である。

増幅回路／’７０は、定電圧線／３７と出力線／３ｇの
電位差を増幅する差動増幅回路ｌりｏと、この差動増幅
回路／３０の出力の電位振幅を増幅するインバータ／４
０とより構成される。差動増幅回路／３ｏは、高電源電
圧Ｖ。ｅｌｊｌＫ、並列に接続された一対の負荷用ＭＯ
８ＦＥＴ　／！ｒ／、　＃コと、各ＭＯ８ＦＥＴ／！；
／、　１！−にそれぞれ直列接続された一対のＭＯＳ　
ＦＥＴ　／りＪ。

／びと、一端がＭＯＳ　ＦＥＴ　／！Ｊ、　　／μに並
列接続され他端から低電源電圧Ｖ。が与えられるＭＯＳ
　ＦＥＴｌ５Ｓとを備え、ＭＯＳ　ＦＥ’ｒ　／よ３．
／μの各ゲートにそれぞれ定電圧線／３７と出力線／３
ｇが接続されている。また、インバータｉｂｏは、電源
電圧ｖｃｃｅｖｓｉ間に直列に接続された負荷用のデプ
レッション形ＭＯ８Ｆ］ｌｉ：Ｔ　／Ａ／及び動作用の
ＭＯＳ　ＦＥＴ　／　６コとを備え、動作用ＭＯ８ＦＥ
Ｔ　／６２のゲートに与えられた入力が増幅されて負荷
用ＭＯ８ＦＥＴ　／　Ａ　／のソースから出力端子Ｊ／
ｌ、へと送出されろ。

次に動作について説明する。ワード線デコーダ９及びデ
ータ線デコーダｇによって例えばメモリ素子１０２−　
／／が選択されると、スイッチ＆−／がオン状態になる
と共に、仮にメモリ素子／θコー／／に′／”が書込ま
れていると該メモリ素子１０２−　／／がオン状態、あ
るいはメモリ素子１０；−／／に”θ′″が書込まれて
いると該メモリ素子１０コー／／がオフ状態になる。

そしてメモリ素子１０コー／／のオン時には、定電圧回
路１０１→共通線１０３−／→メモリ素子ｌＯコー／／
→スイッチ６−／→読出し回路／１０の入力線／／夕と
いう導通ループが形成される。またメモリ素子１０コー
／ｌのオフ時には、前記導通ルーフカ遮断される。

ここで、読出し回路／１０に接続された入力線ｌｌりの
電位を考えてみろ。読出し回路／１０中のＭＯＳ　ＦＥ
Ｔ　／３λ、　　／、）’Ｉ、　　／ＪＡにおいて、Ｍ
ＯＳ　ＦＥＴ／３乙、がオン状態のためにＭＯＳ　ＦＥ
Ｔ　／３２．　　／３１１にそれぞれゲート電圧が印加
され、該ＭＯ８ＦＥＴ　／、７コ。

／評がオン状態となる。すると負荷用ＭＯ８ＦＥＴ／３
乙の減圧作用により、ＭＯＳ　ＦＥＴ　／、７λと／３
’ｌの接続箇所／３９が低電源電圧Ｖ、、Ｉｃ近い電位
（平衡電位）に保持される。同様に、ＭＯ８ＦＥＴ／Ｊ
／、　　／、７Ｊ。

／３よにおいて、ＭＯＳ　ＦＥＴ　１３３．　１３！が
オン状態のために、ＭＯ８ＦＥＴ／、？、７．　　／３
／にそれぞれゲート電圧が印加され、該ＭＯ８ＦＩＴ　
ＩＪ／、　　／、７．７がオン状態となる。すると負荷
用ＭＯ８ＦＥＴ　／Ｊ！の減圧作用により、ＭＯＳ　Ｆ
ＩＴ　／、）／と７３３の接続箇所に接続された入力線
／／夕が接続箇所／３９の電位よりもわずかに低い電位
に保持される。従って入力線／／ｒの電位は定電圧回路
ｉｏｒの出力電位（ｖｃｅとｖｏの中間電位）よりも常
に低くなる。

そのため、前記選択されたメモリ素子１０コー／ｌがオ
フのときは、入力線／１５から検出回路／３０への電流
流入がなく、定電圧線／３７１／Ｃ比べて出力線／Ｊｇ
の電位がわずかに低くなる。一方、前記メモリ素子１０
コー／／がオンのときは、このメモリ素子ｌＯコー／／
及び入力線ｌｌ！を介して検出回路／３θへ電流が流入
するため、ＭＯＳ　ＦＥＴ　／、７／と／、７．７の接
続点の電位がわずかに上昇して接続箇所／３９の電位よ
りも高くなる。するとＭＯＳ　ＦＩＴ　／Ｊ／のドレイ
ン・ソース間を流れる電流量が減り、出力線／３１の電
位が定電圧線／３７の電位より高くなる。そしてこの状
態は差動増幅回路／！ｒＯにより増幅され、さらにイン
バータｙｂｏＫより電位振幅が増幅されて出力端子／／
４から出力される。従って所望のデータ出力を出力端子
／／＆より得られる。

なお、本実施例の読出し回路／１０では、外部からの比
較電圧（リファレンス電圧）を必要としな〜１゜ すなわち、定電圧線／３りからＭＯＳ　ＦＥＴ　／、７
ユ。

／ＪＩＩを介して低電源電圧Ｖｇ、　Ｋ流入する電流と
同一の電流が、入力線／／夕から検出回路／３０へ流入
している状態では、入力線ｌ／３と接続箇所／、７？の
電位が同一となるため、定電圧線／３７と出力線１３ｇ
の電圧が同一となる。入力線／／よからの電流流入量が
前記の場合よりも少ないときは、出力線／Ｊｇの電位が
定電圧線／３７よりも低くなると共に、ＭＯＳ　ＦＩＴ
　／Ｊ／のゲート電位低下に伴ない入力線／／ｒの電位
が平衡電位から必要以上に下がらないように抑制される
。逆に、入力線ｌｌ！への流入電流が増大すると、出力
線／３ｔの電位が上昇し、ＭＯＳ　Ｆ’ＥＴ　／　、？
　／を介して前記流入電流が放電されるため、入力線／
ｌ！の電位が不要に上昇しないように抑制される。ここ
で、入力線／／Ｓへの流入電流量が定常的に平衡状態よ
りも多ければ、出力線／３ｇの電位は定電圧線よりも高
くなる。

また、データ線切替時に、データ線（例えばｊ−／）の
浮遊容量に充電されていた電荷が急激かつ多量に入力線
／ｌｊより流入し１出力線ｉ、ｙｔｒの電位が大幅に上
昇し、入力線ｌ１５の電位が一時的に低電源電圧ｖ０に
近い電位までオーバーシュートしたとしても、もともと
入力線ｌ１５の平衡電位がＶ　に近いためにオーバーシ
ュート電位は大きなＩＳ 電位となりえないばかりか、オーバーシュートの際には
平衡状態に戻すための電流がＭＯＳ　ＦＥＴ　／、？夕
。

／ｊ、３を介して供給されるため、急速に定常状態に復
帰して読出し可能な状態となる。

以上のような理由により、本実施例の読出し回路ｌ／θ
では外部からの比較電圧を必要とせず、データの的確な
読出しが可能となる。

而して本実施例の読出し回路／１０ＩＩＣよれば、高電
源電位Ｖ、ｃ（例えばｒｖ）の単一電源で駆動される集
積回路の低電源電位ｖｓｓ　（例えばＯｖ）に極めて近
い電位をもつデータ線！−／〜ｊ−ｎから、ｖ０電位に
流入する電流量の検出が可能となる。

現実にＶ＜近い電位として数／θ１ｖまで低下さＳ＠ せることは容易である。さらに、一時的な過剰電荷の流
入に対しても急速に検出電位に復帰することが可能とな
る。

このように、データを読出すデータ線よ一／〜＆−ｎ　
　の検出電位が低電源電圧ｖ８８に近い電位であっても
、データ線！−／−ｊ−ｎ　　より流入する電流を効率
良く検出することができるため、コモン線１０３−／〜
／θｊ−ｍに電源電圧ｖｃ０とｖ８ｓの中間電位を印加
し、選択されたデータ線の電位をｖｏに近い電位として
非選択データ線の電位を上昇させることが可能となる。

これにより非選択データ線の電位がｖｏに降下すること
を防止でき、従ってワード線１１−／−１ｆ−ｒｎの負
荷容量の軽減と、これに伴なう読出し速度の向上が図れ
る。

なお；第１図において、ＭＯＳ　ＦＩＴ　／Ｊ／と／Ｊ
コの形状を同一にしてデプレッション形ＭＯ８ＦＥＴ　
／Ｊｓの電流駆動能力をデプレッション形ＭＯ８ＦＥＴ
　／３＆より小さくしても、上記と同様な効果が期待で
きる。また、ＭＯＳ　ＦＥＴ　／ｊＪと／Ｊ４Ｉの各ゲ
ートを接続すると共に、ＭＯＳ　ＦＥＴ　／Ｊユのゲー
トとＭＯＳ　Ｆ’ＥＴ／３ダのドレインを接続し、前者
と後者を接続しない構成にしても、上記実施例と同様の
効果が得られる。さらにまた、定電圧回路ｉｏｒを設け
ずＫ。

電圧ｖｃｃを直接にコモン線１０３−／〜１０３−ｍ　
　に印加するようにしてもよい。

第９図（１）　、　（２）は読出し回路の第２の実施例
で、第１図における読出し回路ｉｉｏ中の検出回路のみ
を示している。

第弘図（１）の読出し回路２ＪＯでは、ＭＯＳ　ＦＥＴ
　／、？／と１３コ、ＭＯＳ　ＦＥＴ　／、７．７と／
Ｊ’ｌ、及びＭＯＳ　ＦＥＴ　／、３にと／、３４を、
それぞれ同一形状のトランジスタで構成すると共に、Ｍ
ＯＳ　ＦＥＴ　／、？コと／、３１１の接続箇所／３？
に比較電流■、＠、を流入させることにより、入力線ｌ
／Ｓから流入する電流を検出するよう罠なっている。こ
のように構成しても、第１の実施例と同様の効果が期待
できる。

また、第９図（２）の読出し回路コＪＯでは、第ｑ図（
１）の回路をＣＭＯＳで構成した例を示している。同一
素子数で回路を構成し、これにより同様の機能を奏させ
ることができる。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、第１．第
３のＭＯＳトランジスタおよび第１の電流供給手段と、
第２、第ダのＭＯＳトランジスタおよび第２の電流供給
手段とを、互いに関連させて低電圧電源と高電圧電源と
の間にそれぞれ直列に接続したので、入力側を安定化し
た低電位に保持し、この入力側からの電流流入量に基づ
きメモリ素子に記憶された情報の読出しが行える。この
ためデータ線の読出し回路側に低電源電圧を印加すると
共Ｋ、該データ線の反対側に高電源電圧を印加し、選択
されたデータ線の電位を低電位にして非選択データ線の
電位を上昇させることが可能となる。

これＫより非選択データ線の電位が低電位に降下するこ
とを防止でき、従ってワード線の負荷容量の軽減と、こ
れに伴なう読出し速度の向上が図れる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す読出し回路を備え
たＲＯＭ装置の要部回路図、第２図は従来の読出し回路
を備えたＲＯＭ装置の全体構成図、第３図は第１図の全
体構成図、第を図（１）　、　（２）は本発明の第２の
実施例を示す読出し回路の回路図である。 デーｌ〜’Ｉ−ｍ　・・・ワード線、！−／〜ｊ−ｎ・
・・データＬ　　６−／〜＆−ｎ・・・スイッチ、７・
・・コモンデータ線、ｇ・・・デー、夕線デコーダ、デ
・・・ワード線デコーダ、１０／・・・メモリアレイ、
１０コー／／〜１０２−ｍｎ・・・メモ’）素子、１０
３−／〜／４７．７−ｍ・・・コモン線、１０３・・・
定電圧回路、／１０・・・読出し回路、／／ｊ・・・入
力線、／／／、・・・出力端子、／３０・・・検出回路
、／３／〜／３６・・・ＭＯＳＦＥＴ、　　ｔｔ！ｏ・
・・増幅回路、／ｊＯ・・・差動増幅回路、／１，０・
・・インバータ。

Claims (1)

1. 【特許請求の範囲】 　ＭＯＳトランジスタで構成されるメモリセルを複数個
   マトリクス状に配列したメモリアレイと、このメモリア
   レイを選択するための複数本のデータ線及びワード線と
   、前記データ線に接続され選択されたメモリセルの記憶
   内容を読出す読出し回路とを備えたＲＯＭ装置において
   、 前記読出し回路は、第１と第２の電極および制御電極を
   それぞれ有し該第１の電極が低電圧電源にそれぞれ接続
   された第１および第２のＭＯＳトランジスタと、第１と
   第２の電極および制御電極を有し該第１の電極が前記第
   １のＭＯＳトランジスタの第２の電極に、該第２の電極
   が前記第１のＭＯＳトランジスタの制御電極にそれぞれ
   接続された第３のＭＯＳトランジスタと、第１と第２の
   電極および制御電極を有し該第１の電極が前記第２のＭ
   ＯＳトランジスタの第２の電極に、該第２の電極が前記
   第２のＭＯＳトランジスタの制御電極に、該制御電極が
   前記第３のＭＯＳトランジスタの制御電極にそれぞれ接
   続された第４のＭＯＳトランジスタと、高電圧電源より
   前記第３のＭＯＳトランジスタの第２の電極に電流を供
   給する第１の電流供給手段と、前記高電圧電源より前記
   第４のＭＯＳトランジスタの第２の電極に電流を供給す
   る第２の電流供給手段とを備えたことを特徴とするＲＯ
   Ｍ装置の読出し回路。