JPS633389B2

JPS633389B2 -

Info

Publication number: JPS633389B2
Application number: JP58174606A
Authority: JP
Inventors: Kyokazu Hashimoto
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-09-21
Filing date: 1983-09-21
Publication date: 1988-01-23
Also published as: JPS6066391A

Description

【発明の詳細な説明】（発明の分野）本発明は、半導体回路、特に絶縁ゲート型の構
造をもつ電界効果トランジスタ（以下MOSFET
と記す。）を主な構成要素とする大容量の記憶装
置に関する。

（従来技術）第１図に、絶縁ゲートを持つ電気的に書き込み
可能な読み出し専用メモリ（以下EPROMと記
す）の一部回路図と、ブロツク図を示す。

メモリセールQ₁₁，Q₁₂，……，Q_1oは、デイジ
ツト線D₁に接続され、メモリーセルQ₈₁，Q₈₂，
……，Q_8oは、デイジツト線D₈に接続されたメモ
リーセルである。Ｘデコーダ回路の出力X₁，X₂，
……X_oはそれぞれワード線W₁，W₂，……W_oに
接続される。

ＹセレクタMOSFET Ms₁，……，Ms₈は、Ｙ
デコーダ回路の出力Y₁，……，Y₈がそれぞれの
ゲート電極に入力される。反転増幅器ＡはMs₁，
……，Ms₈のドレイン側であるノードS₁の電位変
化を増幅する。出力バツフアＢは、Ａの出力であ
るノードＣの電位を出力端子O₁に伝達する。

第１図のEPROMは、 (1) アドレス入力に対応して、メデコーダ回路の
出力X₁，X₂，……X_oのうち１本が選択されハ
イ(H)となり、対応するワード線が選択され、読
み出し電圧が印加される。

(2) アドレス入力に対応して、Ｙデコーダ回路の
出力Y₁，……，Y₈のうち１本が選択され“Ｈ”
となり、対応するデイジツト線が選択される。

上記(1)、(2)より、マトリツクス状のメモリーセ
ルの中の１つのメモリーセルが選択され、その選
択されたメモリーセルが書き込まれているか否か
を反転増幅器Ａが検出し、増幅し、その信号を出
力端子O₁に伝達することにより機能する。

例えば、あるアドレス入力により、Y₁が
“Ｈ”、X₁が“Ｈ”になると、デイジツト線D₁、
ワード線W₁が選択され、メモリーセルQ₁₁が選択
されることとなる。この時、メモリーセルQ₁₁が
書き込まれている場合は、読み出し電圧がメモリ
ーセルのゲート電極に印加されてもメモリーセル
は非導通となるため、S₁点の電位が上昇し、O₁
には“０”なる信号が出力される。一方、メモリ
ーセルQ₁₁が書き込まれていない場合は、読み出
し電圧がメモリーセルのゲート電極に印加される
と、メモリーセルは、導通となるため、S₁点の電
位は低下し、O₁には、“１”なる信号が出力され
る。

第２図ａ，ｂ，ｃは、第１のＸデコーダ、第２
のＸデコーダ、Ｙデコーダのブロツク図をそれぞ
れ示したものである。

以後説明を簡単にするために、第１図におい
て、ｎ＝512とし、第１のＸデコーダは、128ケの
第１のＸデコーダ回路から、第２のＸデコーダ
は、４ケの第２のＸデコーダ回路から、Ｙデコー
ダは、８ケのＹデコーダ回路から構成されると
し、128ケの第１のＸデコーダ回路には、それぞ
れ、第２のＸデコーダ回路の出力Xp₁，Ｘ₁，
Xp₂，Ｘ₂，Xp₃，Ｘ₃，Xp₄，Ｘ₄が入力さ
れ、選択されるワード線は、第１のＸデコーダ回
路に入力されるアドレス入力と、第２のＸデユー
ダ回路に入力されるアドレス入力により決定され
ることとする。第２のＸデコーダは、第２のＸデ
ユーダ回路XPD₁，XPD₂，XPD₃，XPD₄から構
成され、それぞれ2NOR回路の構成をとり、アド
レス入力以外は、すべて同一の回路構成をとる。

例えば、（A₇A₈）＝（00）の時、XPD１のアド
レス入力は、A₇，A₈であるため、アドレス入力
がすべてロー(L)となるので、XPD₁が選択され、
XPD₁の出力Xp₁が“Ｈ”Ｘ₁が“Ｌ”となる。
一方、XPD２，XPD３，XPD４は、アドレス
が、片方又は両方が“Ｈ”となるので非選択とな
り、それらの出力Xp₂，Xp₃，Xp₄はすべて
“Ｌ”、Ｘ₂，Ｘ₃，Ｘ₄はすべて“Ｈ”とな
る。

以下、NOR回路のアドレス入力がすべて“Ｌ”
の時、そのNOR回路を含むデコーダ回路は“選
択”であると呼びNOR回路のアドレス入力が、
少なくとも１つ“Ｈ”である時は、“非選択”と
呼ぶ。第１のＸデコーダは、第１のＸデコーダ回
路XD１，……，XD１２８から構成され、それ
ぞれ７入力NOR回路の構成をとり、アドレス入
力以外は、すべて同一の回路構成をとる。例え
ば、（A₀、A₁A₂A₃A₄A₅A₆）＝（0000000）の時、
アドレス入力がすべて“Ｌ”となるのはXD１で
あるので、XD１が“選択”となる。この時、第
２のＸデコーダ回路の出力に従い、X₁，X₂，
X₃，X₄のうちどれか１つが“Ｈ”となる。今、
仮に、（A₇A₈）＝（00）の時X₁が“Ｈ”になると
する。その他の第１のＸデコーダ回路XD２，…
…，XD１２８は、“非選択”となるので、対応
する第１のＸデコーダ回路の出力X₅₁……，X₅₁₂
はすべて“Ｌ”となる。

Ｙデコーダは、YD１……，YD８から構成さ
れ、それぞれ３入力NOR回路の構成をとり、ア
ドレス入力以外は、すべて同一の回路構成をと
る。

例えば、（A₉A₁₀A₁₁）＝（111）の時、アドレス
がすべて“Ｌ”となるのは、YD₈であるので、
YD₈が“選択”となり、Y₈が“Ｈ”となる。そ
の他のＹデコーダ回路YD₁，……，YD₇は“非選
択”となるので、対応するＹデコーダ回路の出力
Y₁₁……Y₇はすべて“Ｌ”となる。

以上述べたように、各デコーダは、アドレス入
力に対応して、必らず１つのデコーダ回路が選択
されるような構成になつている。上記のような例
の場合、（A₀A₁A₂A₃A₄A₅A₆A₇A₈A₉A₁₀A₁₁）＝
（000000000111）であるので、第２のＸデコーダ
回路はXPD₁、第１のＸデコーダ回路は、XD₁、
Ｙデコーダ回路はYD₈が選択されることとなり、
X₁が“Ｈ”、X₂，……，X₅₁₂が“Ｌ”、Y₈が
“Ｈ”、Y₁，……Y₇が“Ｌ”となるので、第１図
において、Q₈₁が選択されることとなる。

第３図は、従来例の第２図第１のＸデコーダ回
路XD₁，XD₂を備えたワードは選択回路図を示し
たものである。

M₁₁₁，M₂₁₁は、ゲート電極にスタンバイ時に
“Ｌ”となる信号CEが入力される。基板のしきい
値をもつMOSFET（以下基板V_TMOSFETと記
す。）CEは今、常に“Ｈ”とする。M₁₁₂，M₂₁₂
はデイスプレツシヨン型MOSFETでありそれぞ
れ７入力NORの負荷である。M₁₁₃，M₁₁₄，
M₁₁₅，M₁₁₆，M₁₁₇，M₁₁₈，M₁₁₉はそれぞれアド
レス入力A₀，A₁，A₂，A₃，A₄，A₅，A₆、が入
力されるエンハンスメント型MOSFET、M₂₁₃，
M₂₁₄，M₂₁₅，M₂₁₆，M₂₁₇，M₂₁₈，M₂₁₉は、それ
ぞれアドレス入力A₀，A₁，A₂，A₃，A₄，A₅，
Ａ₆が入力される、エンハンスメント型
MOSFET、M₁₂₀，M₁₂₁，M₁₂₂，M₁₂₃はそれぞ
れ、第２のＸデコーダ回路の出力Xp₁，Xp₂，
Xp₃，Xp₄が入力される、基板V_TMOSFET、
M₂₂₀，M₂₂₁，M₂₂₂，M₂₂₃は、同様に、それぞ
れ、第２のＸデコーダ回路の出力Xp₁，Xp₃，
Xp₃，Xp₄が入力される。基板V_TMOSFET、
M₁₂₄，M₁₂₅，M₁₂₆，M₁₂₇は、それぞれ、第２の
Ｘデコーダ回路の出力Ｘ₁，Ｘ₂，Ｘ₃，Ｘ
ｐ₄が入力される、エンハンスメント型
MOSFET、M₂₂₄，M₂₂₅，M₂₂₆，M₂₂₇は、同様
に、それぞれ第２のＸデコーダ回路の出力Ｘ₁，
Ｘ₂，Ｘ₃，Ｘ₄が入力される。エンハンス
メント型MOSFET、M₁₂₈，M₁₂₉，M₁₃₀，M₁₃₁，
M₂₂₈，M₂₂₉，M₂₃₀，M₂₃₁はドレイン側に、書き
込み時に書き込み電圧Vpp、読み出し時には電源
電圧V_ccが印加される信号V_pが接続され、ゲート
とソースが、それぞれ出力X₁，X₂，X₃，……X₈
に接続されるデイプレツシヨン型MOSFET、
（以下、書き込み用負荷MOSと記す。）である。
出力X₁，……X₈はそれぞれ第１図、第２図の
X₁，……，X₈に対応する。第４図は、第２図、
第２のＸデコーダ回路XPD１，XPD２の従来例
の回路図を示したものである。

M₁₁，M₂₁はそれぞれ、ゲート電極にスタンバ
イ時に“Ｌ”となる信号CEが入力される基板V_T
MOSFETである。CEは常に“Ｈ”とする。
M₁₂，M₂₂はデイプレツシヨン型MOSFETであ
り、それぞれ、2NOR回路の負荷である。M₁₃，
M₁₄は、それぞれのゲート電極にA₇，A₈が、
A₂₃，A₂₄はそれぞれのゲート電極にA₇，Ａ₈が、
M₂₃，M₂₄はそれぞれのゲート電極にA₇，Ａ₈が
入力される、エンハンスメント型MOSFETであ
る。M₁₅，M₁₇，M₁₉，M₂₅，M₂₇，M₂₉は、それ
ぞれ、デイプレツシヨン型MOSFET、M₁₆，
M₁₈，M₂₀，M₂₆，M₂₈，M₃₀は、それぞれエンハ
ンスメント型MOSFETであり、M₁₅とM₁₆、M₁₇
とM₁₈、M₁₉とM₂₀、M₂₅とM₂₆、M₂₇とM₂₈、
M₂₉とM₃₀はそれぞれＥ／Ｄインバータを構成す
る。

第５図は、時間T₂でアドレス入力
（A₀A₁A₂A₃A₄A₅A₆A₇A₈）が（000000000）から
（000000011）に変化した時の第３図、第４図の各
出力信号波形と、アドレス信号波形の時間変化を
示したものである。ＲはA₀，A₁，A₂，A₃，A₄，
A₅，A₆のアドレス入力信号、ＳはA₇，A₈のアド
レス入力信号、Ｔは、第２のＸデコーダ回路の出
力Xp₁，Ｘ₄の電位変化、Ｕは、Xp₁，Xp₄の電
位変化、V₁は、第３図F₁点の電位変化、W₁はI₁
点の電位変化を示したものである。第２図、第３
図、第４図、第５図を用いて、従来例の動作を説
明する。

時間T₁において、（A₀A₁A₂A₃A₄A₅A₆A₇A₈）
が（000000000）である。第２のＸデコーダは、
XPD１が“選択”、その他は“非選択”となり、
第５図に示すように、Xp₁は“Ｈ”Ｘ₁は
“Ｌ”、Xp₂，Xp₃，Xp₄はすべて“Ｌ”Ｘ₂，Ｘ
ｐ₃，Ｘ₄はすべて“Ｈ”となる。第１のＸデコ
ーダは、XD１が“選択”その他は“非選択”と
なる。M₁₂₀は、ゲート電極に、“Ｈ”なる信号が
入力されているので、導通となつている。M₁₂₁，
M₁₂₂，M₁₂₃はゲート電極に“Ｌ”なる信号が入
力されているので非導通となつている。又、
M₁₂₄はゲート電極に“Ｌ”なる信号が入力され
ているので、非導通となつている。M₁₂₅，M₁₂₆，
M₁₂₇は、ゲート電極に“Ｈ”なる信号が入力さ
れているので、導通となつている。従つて、点
F₁は、第５図に示すように、読み出し時は、電
源V_ccからM₁₁₁，M₁₁₂，M₁₂₀を通して電源電圧近
くに充電されている。一方、点G₁，H₁，I₁はそ
れぞれ、M₁₂₅，M₁₂₆，M₁₂₇を通して放電される
ので接地電位近くになつている。

又、非選択の第２のＸデコーダ、例えばXD２
の節点F₂は、NOR回路のアドレスのうち“Ｈ”
の信号が入力されるエンハンスメント型
MOSFETを通して放電され、点G₂，H₂，I₂はそ
れぞれ、M₂₂₅，M₂₂₆，M₂₂₇を通して放電される
ので接地電位近くとなる。従つてＸデコーダ回路
の出力のうちX₁が“Ｈ”X₂，……，X₅₁₂はすべ
て“Ｌ”となる。時間T₂において、
（A₀A₁A₂A₃A₄A₅A₆A₇A₈）＝（000000011）になつ
たとする。この時、第１のＸデコーダは、時間
T₁の場合と同様にXD₁が“選択”となるが、第
２のＸデコーダは、今度は、XPD₄が“選択”と
なる。従つて、第５図Ｔ，Ｕに示すように、第２
のＸデコーダ回路の出力Xp₄，Ｘ₁はMOSFET
の等価抵抗値と出力の負荷容量で決まる時定数で
“Ｌ”から“Ｈ”へと変化し、又、Xp₁，Ｘ₄
は、同じく“Ｈ”から“Ｌ”へと変化する。又、
第２のＸデコーダ回路が切り換わるとともに、今
まで充電されていた節点F₁は、MOSFET M₁₂₄
により放電され、ワード線の容量と抵抗と、
MOSFET M₁₂₄の等価抵抗値で決まる時定数で
V₁に示すように、接地電位近くまで放電される。
一方、時間T₂の直前まで接地電位近くにあつた
節点I₁は、MOSFET M₁₂₇が非導通となり、
MOSFET M₁₂₃が導通となるので、電源電圧V_cc
からMOSFET M₁₁₁，M₁₁₂，M₁₂₃を通して、
MOSFET M₁₁₂の等価抵抗値と、ワード線の容
量と抵抗と決まる時定数でW₁に示すように、電
源電圧近くまで充電される。放電されるワード線
のスピードのみを考えるならば、MOSFET
M₁₂₄，M₁₂₅，……の駆動能力を大きくすること
により、Ｘデコーダ回路のスイツチングスピード
は速くなるが、従来技術を用いた本例の場合、充
電されるワード線のスピードを速める為に、
7NOR回路の負荷MOS M₁₁₂，M₂₁₂，……の駆
動能力を大きくすることは、消費電流の面から困
難である。従つて、Ｘデコーダ回路のスイツチン
グスピードは、ワード線を充電するスピードで決
まるといえる。

第６図は、大容量化に伴い、ワード線の長さが
1.5倍となつた時の充電されるワード線の電位の
時間変化をW₁₁に、2.0倍となつた時のものをW₁₂
に示したものである。ワード線の長さが長くな
り、容量と抵抗が増すと、スイツチングスピード
が大幅に低下することが分かる。

以上述べたように、従来技術では、ワード線を
充電する時のスピードが遅いのでＸデコーダ回路
のスイツチングスピードが遅く、又、大容量化
し、ワード線の長さが長くなると、大幅にスイツ
チングスピードが遅くなるので、大容量、行速の
記憶装置には適さない。

（発明の目的）本発明の目的は、前述の欠点を除去し、大容量
化に有効であり、動作が高速度な記憶装置を提供
することにある。

（発明の構成）本発明の記憶装置は、マトリクス状に構成され
た記憶素子の中から、ワード線とデイジツト線に
より、１つの記憶素子を選択し、読み出し、又は
書き込みを行なう記憶装置において、前記ワード
線は、第１のＸデコーダ回路と、第２のＸデコー
ダ回路のアドレス入力より選択され、前記第２の
Ｘデコーダ回路は、第１のNOR回路で構成され、
ｎ個の入力がすべて“Ｌ”の時“Ｈ”となり、ｎ
個の入力のうち、少なくとも１つの入力が“Ｈ”
の時“Ｌ”となる第１の出力端子と、ｎ個の入力
のうち、少なくとも１つの入力が“Ｈ”の時
“Ｈ”となり、ｎ個の入力がすべて“Ｌ”の時
“Ｌ”となる第２の出力前記を有し、前記第１の
Ｘデコーダ回路は、電源と、第１の内部節点間に
接続され、ゲート動作時には“Ｈ”なる信号が印
加される第１のMOSFETを有し、前記第１の内
部節点と接地間に接続された第２のNOR回路を
有し、前記第２のNOR回路の出力が入力される
反転増幅器を有し、ドレインが電源電圧に、ゲー
トが前記第２のNOR回路の出力に接続された第
２のMOSFETと、前記第２のMOSFETのソー
スがドレインに、ゲートが前記反転増幅器の出力
に接続され、ソースが接地電位に接続された第３
のMOSFETを含むプシユプル型反転増幅器を有
し、前記第２のMOSFETのソースと、前記第３
のMOSFETのドレインが共通に接続された第２
の内部節点を有し、前記第１の内部節点と、前記
第２の内部節点との間に接続された容量を有し、
前記第２の内部節点がドレインに、ゲートが前記
第１の出力端子に接続された第４のMOSFETを
有し、ドレインが前記第４のMOSFETのソース
に、ゲートが前記第２の出力端子に接続され、ソ
ースが接地電位、又は接地電位近くにバイアスさ
れた第５のMOSFETから構成される。

（実施例）本発明の一実施例を第７図に示す。

第７図の第一のＸデコーダ回路XXD１は、ア
ドレス入力A₀，A₁，A₂，A₃，A₄，A₅，A₆と、
前記アドレス入力がそれぞれゲート電極に接続さ
れるエンハンスメント型MOSFET、M₆₁₅，
M₆₁₆，M₆₁₇，M₆₁₈，M₆₁₉，M₆₂₀，M₆₂₁と、ドレ
インが電源電圧V_ccに、ゲート電極が、スタンバ
イ時に“Ｌ”となる信号CEに接続される基板V_T
MOSFET M₆₁₁と、前記MOSFET M₆₁₁のソー
スがドレインに、ゲートとソースが共通に接続さ
れたデイプレツシヨン型MOSFET M₆₁₂と、前
記MOSFET M₆₁₂のソースがドレインに接続さ
れ、ソースがMOSFET M₆₁₅，M₆₁₆，M₆₁₇，
M₆₁₈，M₆₁₉，M₆₂₀，M₆₂₁の共通ドレインである
節点Ｌに接続されるエンハンスメント型
MOSFET M₆₁₃と、ドレインが電源電圧V_ccに、
ゲートが前記MOSFET M₆₁₂のソースに接続さ
れ、ソースが前記共通節点Ｌに接続された、エン
ハンスメント型MOSFET M₆₁₄と、ドレインが
電源電圧V_ccに接続され、ゲートとソースが共通
に接続され、前記MOSFET M₆₁₃のゲート電極
に接続されるデイプレツシヨン型MOSFET
M₆₂₂と、前記MOSFET M₆₂₂のソースがドレイ
ンにゲートが前記節点Ｌに接続され、ソースが接
地電位に接続されたエンハンスメント型
MOSFET M₆₂₃と、ドレインが電源電圧V_ccに、
ゲートが前記MOSFET M₆₁₂のソースに接続さ
れた基板V_TMOSFET M₆₂₄と、ドレインが前記
MOSFET M₆₂₄のソースに、ゲートが前記
MOSFET M₆₂₂のソースに接続され、ソースが
接地電位に接続されたエンハンスメント型
MOSFET M₆₂₅と、ドレインが電源電圧V_ccに、
ゲート電極が信号CEに接続されたエンハンスメ
ント型MOSFET M₆₂₆と、ゲートとドレインが
共通に、前記MOSFET₆₂₆のソースに接続され、
ソースが前記MOSFET M₆₁₁のソースである節
点Ｊに接続された、エンハンスメント型
MOSFET M₆₂₇と、第１の電極が信号Pumpに接
続され、第２の電極が前記MOSFET M₆₂₇のド
レインに接続された容量Cp₁と、第２のＸデコー
ダ回路の出力Xp₁，Xp₂，Xp₃，Xp₄，Ｘ₁，Ｘ
ｐ₂，Ｘ₃，Ｘ₄により、前記MOSFET M₆₂₄
のソースである節点Ｎを４分割し、書き込み用負
荷MOSを含む機能ブロツクK₁により構成され
る。第１のＸデコーダ回路XXD₂は、アドレス入
力A₀，A₁，A₂，A₃，A₄，A₅，Ａ₆がそれぞれゲ
ート電極に接続されるエンハンスメント型
MOSFET、M₇₁₅，M₇₁₆，M₇₁₇，M₇₁₈，M₇₁₉，
M₇₂₀，M₇₂₁と、機能ブロツクK₂から構成される
ほかは、すべて第１のＸデコーダ回路XXD１の
各部とまつたく同一の構成である。又、機能ブロ
ツクK₁，K₂はそれぞれ、従来例の第３図K₁，K₂
とまつたく同一であるので説明を省略する。尚、
信号Pumpは一定周波数の矩形波が入力される。

（実施例の動作）本発明の実施例の動作を第７図、第８図、第９
図、第１０図を用いて説明する。

第８図は、アドレス入力A₀，A₁，A₂，A₃，
A₄，A₅，A₆がすべて“Ｌ”となり第１のＸデコ
ーダ回路XXD１が選択された場合の、第７図節
点Ｊ，Ｋ，Ｎの各電位変化を示したものである。
A_Nは、アドレス入力、J_N，K_N，N_Nは、それぞれ
節点Ｊ，Ｋ，Ｎの電位変化である。

スタンバイ時以外のことを考え、CEは常に
“Ｈ”とする。節点Ｊは、アドレス入力が少くと
も１つ“Ｈ”であつてもMOSFET M₆₁₁により
充電されているので、MOSFET M₆₁₁とM₆₁₂の
駆動能力の比を適切に取ると、図に示すように
V_cc−V_T0は、基板V_TMOSFETのしきい値）とな
る。アドレス入力がすべて“Ｌ”となると、節点
Ｍ，Ｎの電位がそれぞれ“Ｌ”、“Ｈ”となるの
で、節点Ｊの電位は、容量C₁により、J_Nで示すよ
うに、電源電圧V_cc以上の値、V_Hまで押し上が
る。節点Ｊが押し上がるとともに、節点ＫもK_N
で示すように接地電位から電圧V_Hまで押し上が
る。この時、MOSFET M₆₂₄のゲート電極には、
電源電圧以上の電圧が押し上げにより、急激に印
加され、しかも、MOSFET M₆₂₄とM₆₂₅のゲー
ト電極には、それぞれ、逆相の信号が印加され、
プシユプル型となるので、MOSFET M₆₂₄の駆
動能力が大きくなるので、短い時定数で、ワード
線を充電することができる。従つて、選択された
第１のＸデコーダ回路XXD１のスイツチングス
ピードが速くなる。第７図機能ブロツクL₁は、
電源電圧以上となる節点Ｊの電位を保持する為に
用いるチヤージポンピング回路である。節点Ｊ
は、押し上げ用容量C₁により、電源電圧以上の
値に押し上がるが、節点Ｊに付く拡散層のジヤン
クシヨンリークの為に、電荷もれ、節点Ｊにつく
容量C_Jと、ジヤンクシヨンリークによる等価抵抗
値で決まる時定数で節点Ｊの電位は、除々に低下
し、最終的にはV_cc−V_T0となる。この為節点Ｎ
の電位は最終的には、V_cc−2V_T0となる。チヤー
ジポンピング回路は、この、もれる電荷を補う為
のものである。節点Ｎの電位が電源電圧まで振幅
する必要がある場合は、用いるべきであるが、無
い場合でも、本実施例は正常に動作する。第９図
は、本発明の実施例である第７図に示す、節点
F₁，I₁と、第２のＸデコーダ回路の各部の電位変
化と、アドレス入力の信号変化を示したものであ
る。ワード線の選択方法は、従来例と全く同一で
あるので、説明を省略する。

又、従来例と同様に、時間T₁においては、
（A₀A₁A₂A₃A₄A₅A₆A₇A₈）＝（000000000）であ
り、第１のＸデコーダはXXD１が、第２のＸデ
コーダは、XPD１が“選択”され、X₁が“Ｈ”
X₂，……，X₅₁₂がすべて“Ｌ”Xp₁，Ｘ₄がそ
れぞれ“Ｈ”、Ｘ₁，Xp₄がそれぞれ“Ｌ”とな
り、時間T₂でアドレスが切り換わり、
（A₀A₁A₂A₃A₄A₅A₆A₇A₈）＝（000000000）とな
り、第１のＸデコーダはXXD１が、第２のＸデ
コーダは、今度はXPD４が“選択”され、Xp₁，
Ｘ₄がそれぞれ“Ｌ”、Ｘ₁，Xp₄がそれぞれ
“Ｈ”となりX₄が“Ｈ”X₁，X₂，X₃，X₅，……、
がすべて“Ｌ”となる。第９図Ｒ，Ｓ，Ｔ，Ｕは
従来例の第４図に示すＲ，Ｓ，Ｔ，Ｕと同一であ
る。Ｒは、A₀，A₁，A₂，A₃，A₄，A₅，A₆のア
ドレス入力信号の時間変化を、ＳはA₇，A₈のア
ドレス入力信号の時間変化を、Ｔは、第２のメデ
コーダ回路の出力、Xp₁，Ｘ₄の電位の時間変
化を、Ｕは、第２のＸデコーダ回路の出力Ｘ₁，
Xp₄の電位の時間変化を示したものである。V₂
は、本実施例の第１のＸデコーダ回路を用いた場
合の節点F₁の電位の時間変化、W₂は、節点I₁の
電位の時間変化を示したものである。比較の為
に、従来例第３図の第１のＸデコーダ回路を用い
た場合の節点F₁の電位の時間変化をV₁に、節点
I₁の電位の時間変化をW₁に示す。

従来例と比較して、ワード線を充・放電する時
間は短いことが分かる。第１０図は、本実施例の
第１のＸデコーダ回路を用いた場合、大容量化に
伴い、ワード線の長さが1.5倍となつた時の充電
されるワード線の電位の時間変化をW₂₁に、2.0
倍となつた時のものをW₂₂に示したものである。
大容量化に伴い、ワード線が長くなつても、従来
例の第６図に示すように、スイツチングスピード
が大幅に低下することがない。従つて、大容量で
高速度が要求される記憶装置に適している。

（発明の効果）以上述べたように、本発明の記憶装置は、Ｘデ
コーダ内のワード線を充電するMOSFETのゲー
ト電極に接続される節点が容量により電源電圧以
上に押し上がるので駆動能力が大きくなり、スイ
ツチングスピードが速い。又、大容量化に伴い、
ワード線が長くなつても、スイツチングスピード
が、それほど低下しないので、大容量で、高速度
が要求される記憶装置に適している。

（拡張）以上の実施例は、EPROMを用いて説明した
が、選択されたメモリーセルを含むデイジツト線
の電位が記憶内容により変化し、これを検出する
手段をもつものであれば本発明は有効であり、
EPROMに限らない。又、実施例は、第２のＸデ
コーダを４つ用い、第１のＸデコーダは、機能ブ
ロツクで４分割される構成となつているが、８分
割、さらには、ｎ分割する場合においても、本発
明は有効である。

【図面の簡単な説明】

第１図は、EPROMの一部回路図とブロツク図
を示したものである。第２図は、第１のＸデコー
ダ、第２のＸデコーダ、Ｙデコーダのブロツク図
を示したものである。第３図は、従来例の第１の
Ｘデコーダの第１のＸデコーダ回路、XD₁，XD₂
を示したものである。第４図は、従来例の第２の
Ｘデコーダの第２のＸデコーダ回路、XPD１，
XPD２を示したものである。第５図は、アドレ
ス入力により、１つのワード線が選択される時の
各アドレス入力と、第２のデコーダ回路の出力
と、第１のデコーダ回路の出力の電位変化を示し
たものである。第６図は、従来例の第１のＸデコ
ーダ回路において、充電されるワード線の電位の
時間変化を示したものであり、W₁は、従来例の
場合、W₁₁は従来例において、ワード線の長さが
1.5倍となつた場合、W₁₂は従来例において2.0倍
となつた時のものを示したものである。第７図は
本発明の第１のＸデコーダ回路、XXD１，XXD
２を示したものである。第８図は、本発明の第１
のＸデコーダ回路XXD１が“選択”されたとき
の、第７図の各節点の電位の時間変化を示したも
のである。第９図は、本発明の実施例の第１のＸ
デコーダ回路XXD１の節点F₁の電位変化をV₂
に、同じく節点I₁の電位変化をW₂に示したもの
である。第１０図は、本発明の実施例の第１のＸ
デコーダ回路において、充電されるワード線の電
位の時間変化を示したものであり、W₂は、本実
施例の場合、W₂₁は、本実施例において、ワード
線の長さが1.5倍となつた場合を、W₂₂は、同じ
く2.0倍となつた時のものを示したものである。 X₁〜X_o……Ｘデコーダ出力、Y₁〜Y_o……Ｙデ
コーダ出力。

Claims

【特許請求の範囲】

１電源端子と第１の節点との間に直列に接続さ
れた第１ないし第３の電界効果トランジスタと、
該第１の節点と基準電位との間に接続された複数
の入力トランジスタと、該第１の節点に入力が接
続されたインバータ回路と、該インバータ回路の
出力を該第３のトランジスタのゲートに接続する
手段と、電源間に直列に接続された第４および第
５の電界効果トランジスタと、第４および第５の
トランジスタの共通接続点と該第１と第２のトラ
ンジスタとの間に接続されたコンデンサと、該第
４のトランジスタのゲートと該第２および第３の
トランジスタの共通接続点を接続する手段と、該
第５のトランジスタと該インバータ回路の出力と
を接続する手段とを有し、該第４および第５のト
ランジスタの中間接続点から電源電位以上の出力
を取り出しうるようにしたことを特徴とする半導
体回路。