JPS61133657A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61133657A JPS61133657A JP59255505A JP25550584A JPS61133657A JP S61133657 A JPS61133657 A JP S61133657A JP 59255505 A JP59255505 A JP 59255505A JP 25550584 A JP25550584 A JP 25550584A JP S61133657 A JPS61133657 A JP S61133657A
- Authority
- JP
- Japan
- Prior art keywords
- film
- tantulum
- nitride film
- thickness
- less
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/605—Source, drain, or gate electrodes for FETs comprising highly resistive materials
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、例えばダイナミック・
ランダム・アクセス・メモリ （ｄ−ＲＡＭ ）のスト
レージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏ
ｒ＋以下キャパシタという）に用いる五酸化タンタル膜
を作るタンタル膜（Ｔａ膜）の抵抗を１５０μΩ・ｃｎ
＋以下に設定し、しかる後にそれの熱処理をなすことに
より特性に優れたキャパシタを形成する方法に関する。
ランダム・アクセス・メモリ （ｄ−ＲＡＭ ）のスト
レージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏ
ｒ＋以下キャパシタという）に用いる五酸化タンタル膜
を作るタンタル膜（Ｔａ膜）の抵抗を１５０μΩ・ｃｎ
＋以下に設定し、しかる後にそれの熱処理をなすことに
より特性に優れたキャパシタを形成する方法に関する。
ｄ−ＲＡＭの絶縁膜として従来は二酸化シリコン膜（５
ｉ０２膜）が用いられてきたが、それをＴａを酸化して
得られる五酸化タンタル膜（Ｔａ工０５膜）で置き換え
る研究が進められている。その理由は、Ｓ＋０２の誘電
率は３．９程度であるのに対し、Ｔａ２０５のそれは２
０以上であり、従来はキャパシタの容量を大にするため
５ｉ０２膜は１００人程鹿の膜厚にしなければならず、
そのことは製造工程上難しい問題を含むものであったの
に対し、誘電率がＳｔＯ＋の５倍以上のＴａｚ０５を用
いると、その膜厚を５００人程人程しても十分に大なる
容量が得られると共に、５００人の膜厚のＴａＬＯ５膜
を作ることは、１００人の膜厚の５ｉ０２膜を作るより
製造工程が容易であるからである。
ｉ０２膜）が用いられてきたが、それをＴａを酸化して
得られる五酸化タンタル膜（Ｔａ工０５膜）で置き換え
る研究が進められている。その理由は、Ｓ＋０２の誘電
率は３．９程度であるのに対し、Ｔａ２０５のそれは２
０以上であり、従来はキャパシタの容量を大にするため
５ｉ０２膜は１００人程鹿の膜厚にしなければならず、
そのことは製造工程上難しい問題を含むものであったの
に対し、誘電率がＳｔＯ＋の５倍以上のＴａｚ０５を用
いると、その膜厚を５００人程人程しても十分に大なる
容量が得られると共に、５００人の膜厚のＴａＬＯ５膜
を作ることは、１００人の膜厚の５ｉ０２膜を作るより
製造工程が容易であるからである。
そして、シリコン基板上にクランクや凹凸のないＴａｚ
Ｏｓ膜を作るには、基板上に先ずシリコン窒化膜（Ｓｉ
３ ｔＪｑ膜）を成長し、その上にＴａを堆積してＴａ
膜を作り、このＴａ膜を熱酸化により酸化すると、クラ
ックや凹凸のないＴａｚＯｓが得られることを本発明者
は確認した。
Ｏｓ膜を作るには、基板上に先ずシリコン窒化膜（Ｓｉ
３ ｔＪｑ膜）を成長し、その上にＴａを堆積してＴａ
膜を作り、このＴａ膜を熱酸化により酸化すると、クラ
ックや凹凸のないＴａｚＯｓが得られることを本発明者
は確認した。
ところで、’ ｄ−ＲＡＭのストレージキャパシタとし
て用いられるＴａｘｅｓ Ｆは、７００℃付近以上の熱
処理によってＴａｘｅｓの結晶化が始まり、熱処理温度
上昇と共に結晶化の度合が進行する。この結晶化は、Ｔ
ａａＯｓ膜の漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎ
ｔ ）が増大し、キャパシタの特性を著しく劣化させる
原因の一つであることが知られている（Ｊ、Ｅ、Ｃ，Ｓ
。
て用いられるＴａｘｅｓ Ｆは、７００℃付近以上の熱
処理によってＴａｘｅｓの結晶化が始まり、熱処理温度
上昇と共に結晶化の度合が進行する。この結晶化は、Ｔ
ａａＯｓ膜の漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎ
ｔ ）が増大し、キャパシタの特性を著しく劣化させる
原因の一つであることが知られている（Ｊ、Ｅ、Ｃ，Ｓ
。
Ｖｏｌ、１３０． Ｎｏ、 １２． ｐ、 ２４１４．
’ ８３） 、漏れ電流の発生は、結晶中に存在す
るピンホールが原因の一つであると考えられるので、漏
れ電流を小にするにはＴａａＯｓ膜の製造においてＴａ
ＬＯｓが結晶化しない条件を決定し、そのような条件の
下でＴａａＯｓ膜を作成する方法が研究されている。
’ ８３） 、漏れ電流の発生は、結晶中に存在す
るピンホールが原因の一つであると考えられるので、漏
れ電流を小にするにはＴａａＯｓ膜の製造においてＴａ
ＬＯｓが結晶化しない条件を決定し、そのような条件の
下でＴａａＯｓ膜を作成する方法が研究されている。
本発明は、上記問題点を解消したＴａ１０５膜の製造方
法を提供するもので、その手段は、五酸化タンタル膜と
シリコン窒化膜から成るストレージキャパシタの形成に
おいて、シリコン基板上に成長したシリコン窒化膜上に
抵抗１５０μΩ・Ｃｌ１１以下のタンタル膜を形成し、
該タンタル膜の熱酸化とアニールを行うことを特徴とす
る半導体装置の製造方法によってなされる。
法を提供するもので、その手段は、五酸化タンタル膜と
シリコン窒化膜から成るストレージキャパシタの形成に
おいて、シリコン基板上に成長したシリコン窒化膜上に
抵抗１５０μΩ・Ｃｌ１１以下のタンタル膜を形成し、
該タンタル膜の熱酸化とアニールを行うことを特徴とす
る半導体装置の製造方法によってなされる。
上記方法においては、Ｔａ２ｋｓ膜を作るに際して、Ｔ
ａの膜抵抗を１５０μΩ・ｃｍ以下に抑え、それを熱処
理することによってＴａ２ｅｓの結晶化を抑え、かかる
Ｔａユ０５膜によってキャパシタを形成し、漏れ電流の
発生を抑えてキャパシタの特性劣化を防止するものであ
り、Ｔａの膜抵抗を前記の値以下に抑えるには、広い範
囲の温度にわたってＴａの堆積が可能になるようシリコ
ン窒化膜の上にＴａを堆積し、次いで高温度でＴａａＯ
ｓ膜を形成するものである。
ａの膜抵抗を１５０μΩ・ｃｍ以下に抑え、それを熱処
理することによってＴａ２ｅｓの結晶化を抑え、かかる
Ｔａユ０５膜によってキャパシタを形成し、漏れ電流の
発生を抑えてキャパシタの特性劣化を防止するものであ
り、Ｔａの膜抵抗を前記の値以下に抑えるには、広い範
囲の温度にわたってＴａの堆積が可能になるようシリコ
ン窒化膜の上にＴａを堆積し、次いで高温度でＴａａＯ
ｓ膜を形成するものである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
先ず、第１図の断面図を参照して本発明にかかるＴａ膜
０５膜の形成方法を説明する。シリコン基板１上にシリ
コン窒化膜２を１０００人の膜厚に例えば化学気相成長
法（ＣＶＤ法）で成長し、シリコン窒化膜２の上に３０
０Å以下の膜厚にタンタル（Ｔａ）を蒸着する。
０５膜の形成方法を説明する。シリコン基板１上にシリ
コン窒化膜２を１０００人の膜厚に例えば化学気相成長
法（ＣＶＤ法）で成長し、シリコン窒化膜２の上に３０
０Å以下の膜厚にタンタル（Ｔａ）を蒸着する。
次いで、５００℃の温度、乾酸素雰囲気中でＴａを熱酸
化し、次いで１１００℃で３０分アニールしてＴａ膜３
をＴａ２ｅｓ膜３ａに酸化する。
化し、次いで１１００℃で３０分アニールしてＴａ膜３
をＴａ２ｅｓ膜３ａに酸化する。
次に、ＴａａＯｓの結晶化を、第２図の線図に示す如く
、アメリカ材料試験協会（Ａｍｅｒｉｃａｎ ５ｏｃｉ
ｅｔｙｏｆ Ｔｅｓｔｉｎｇ Ｍａｔｅｒｉａｌｓ、
ＡＳＴＭ）の規定に従うハナワルト法によるＸ線回折法
で測定した。なお、第２図においては、横軸にＴａの抵
抗（ρ）をμΩ・ｃｌｌｌでとり、縦軸にＸ線回折強度
をとるが、Ｔａの（００１）面の強度を１とした。曲線
Ａは（００１）面、曲線Ｂは（１００）面、曲線Ｃは（
１０１）面について抵抗ρとＸ線回折強度の関係を示す
。同図から、Ｔａの抵抗１５０μΩ・ｃｍにおいて急激
に結晶化が進むこと、いいかえると、 １５０μΩ・ｃ
ｍ以下では結晶化が著しく抑制されることが理解される
。
、アメリカ材料試験協会（Ａｍｅｒｉｃａｎ ５ｏｃｉ
ｅｔｙｏｆ Ｔｅｓｔｉｎｇ Ｍａｔｅｒｉａｌｓ、
ＡＳＴＭ）の規定に従うハナワルト法によるＸ線回折法
で測定した。なお、第２図においては、横軸にＴａの抵
抗（ρ）をμΩ・ｃｌｌｌでとり、縦軸にＸ線回折強度
をとるが、Ｔａの（００１）面の強度を１とした。曲線
Ａは（００１）面、曲線Ｂは（１００）面、曲線Ｃは（
１０１）面について抵抗ρとＸ線回折強度の関係を示す
。同図から、Ｔａの抵抗１５０μΩ・ｃｍにおいて急激
に結晶化が進むこと、いいかえると、 １５０μΩ・ｃ
ｍ以下では結晶化が著しく抑制されることが理解される
。
以上説明したように本発明によれば、Ｔａをアニ−ルし
てＴａ ｚ０５膜を作る際に、Ｔａ膜抵抗を１５０μΩ
・ｃｌｌ以下に抑えることによりＴａ膜０５の結晶化が
抑制され、その結果Ｔａｘｅｓ膜にピンホールなどの欠
陥の発生が抑えられるので、漏れ電流の発生が抑制され
、特性に優れたＴａｘ Ｏｓ膜が、従って特性の良いｄ
−ＲＡＭのストレージキャパシタが提供される。
てＴａ ｚ０５膜を作る際に、Ｔａ膜抵抗を１５０μΩ
・ｃｌｌ以下に抑えることによりＴａ膜０５の結晶化が
抑制され、その結果Ｔａｘｅｓ膜にピンホールなどの欠
陥の発生が抑えられるので、漏れ電流の発生が抑制され
、特性に優れたＴａｘ Ｏｓ膜が、従って特性の良いｄ
−ＲＡＭのストレージキャパシタが提供される。
第１図（ａｌと（ｂｌは本発明にかかるＴａ膜０５膜の
形成を示す断面図、第２図はＴａの抵抗とＸ線回折強度
との関係を示す線図である。 図中、１はシリコン基板、２↓よシリコン窒化膜、３は
Ｔａ膜、３ａはＴａ膜０５膜、をそれぞれ示す。
形成を示す断面図、第２図はＴａの抵抗とＸ線回折強度
との関係を示す線図である。 図中、１はシリコン基板、２↓よシリコン窒化膜、３は
Ｔａ膜、３ａはＴａ膜０５膜、をそれぞれ示す。
Claims (1)
- 五酸化タンタル膜とシリコン窒化膜から成るストレー
ジキャパシタの形成において、シリコン基板上に成長し
たシリコン窒化膜上に抵抗１５０μΩ・ｃｍ以下のタン
タル膜を形成し、該タンタル膜の熱酸化とアニールを行
うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255505A JPS61133657A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255505A JPS61133657A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133657A true JPS61133657A (ja) | 1986-06-20 |
Family
ID=17279677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255505A Pending JPS61133657A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160046A (ja) * | 1987-12-17 | 1989-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE19958203A1 (de) * | 1999-12-02 | 2001-06-13 | Infineon Technologies Ag | Herstellungsverfahren einer oxidationsgeschüzten Elektrode für einen kapazitive Elektrodenstruktur |
-
1984
- 1984-12-03 JP JP59255505A patent/JPS61133657A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160046A (ja) * | 1987-12-17 | 1989-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE19958203A1 (de) * | 1999-12-02 | 2001-06-13 | Infineon Technologies Ag | Herstellungsverfahren einer oxidationsgeschüzten Elektrode für einen kapazitive Elektrodenstruktur |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5344796A (en) | Method for making polycrystalline silicon thin film | |
| JPS647488B2 (ja) | ||
| US4814291A (en) | Method of making devices having thin dielectric layers | |
| JPS6315425A (ja) | ２酸化シリコンの厚い層を作る方法 | |
| JPH10247723A (ja) | 半導体装置のキャパシタの製造方法 | |
| JPH0722183B2 (ja) | 半導体装置用誘電体層の製造方法 | |
| JPH05167008A (ja) | 半導体素子の製造方法 | |
| JPH07169917A (ja) | キャパシタの製造方法 | |
| JPS62136035A (ja) | 半導体装置の製造方法 | |
| JPS61133657A (ja) | 半導体装置の製造方法 | |
| JPH10214889A (ja) | シャロートレンチアイソレーション構造内に結晶質窒化珪素被膜の薄膜を形成する方法、サブミクロンの集積回路デバイス用のシャロートレンチアイソレーション構造及び結晶質窒化珪素被膜 | |
| JP3228245B2 (ja) | 酸化タンタル膜の製造方法 | |
| JP3225913B2 (ja) | 半導体装置の製造方法 | |
| JPH04127519A (ja) | 半導体装置およびその製造方法 | |
| JPS634624A (ja) | 半導体装置の製造方法 | |
| JP2000058789A (ja) | 半導体装置の製造方法 | |
| JPH02187022A (ja) | 半導体装置の製法 | |
| JPH05121440A (ja) | 薄膜トランジスタの製造方法 | |
| JP2933351B2 (ja) | 半導体素子の製造方法 | |
| JPS61133636A (ja) | 半導体装置の製造方法 | |
| JPS61145854A (ja) | 半導体装置 | |
| JP2007067366A (ja) | 半導体記憶装置の製造方法 | |
| JPS61226951A (ja) | キヤパシタ | |
| JPH04196435A (ja) | 半導体装置の製造方法 | |
| JPH03280466A (ja) | 半導体装置の絶縁膜製造方法 |