JPH0578193B2 - - Google Patents
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- JPH0578193B2 JPH0578193B2 JP57052770A JP5277082A JPH0578193B2 JP H0578193 B2 JPH0578193 B2 JP H0578193B2 JP 57052770 A JP57052770 A JP 57052770A JP 5277082 A JP5277082 A JP 5277082A JP H0578193 B2 JPH0578193 B2 JP H0578193B2
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- JP
- Japan
- Prior art keywords
- film
- substrate
- sio
- silicon
- gate electrode
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法の改良に関す
る。
る。
(b) 技術の背景
MOSトランジシタを含むMOS型IC、MOS型
LSI等の半導体装置は、構造が比較的単純であり
製造工程も比較的短いので大容量メモリや大規模
ロジツク回路として用いられている。
LSI等の半導体装置は、構造が比較的単純であり
製造工程も比較的短いので大容量メモリや大規模
ロジツク回路として用いられている。
(c) 従来技術と問題点
第１図〜第３図及び第５図により従来の半導体
装置の製造方法を工程順に説明する。
装置の製造方法を工程順に説明する。
まずＰ型シリコン基板（以下、Si基板と略称す
る）１に所定パターンの素子間分離用二酸化シリ
コン膜（以下、素子間分離用SiO2膜と略称する）
２を形成する。
る）１に所定パターンの素子間分離用二酸化シリ
コン膜（以下、素子間分離用SiO2膜と略称する）
２を形成する。
この方法としては第５図に示すように、Si基板
１１に薄い二酸化シリコン膜（以下、SiO2膜と
略称する）１２を熱酸化法で、窒化シリコン膜
（以下、Si3N4膜と略称する）１３をCVD法によ
り順次積層して形成後、ホトリソグラフイ技術を
用いて素子間分離用SiO2膜１４の形成予定領域
の薄いSiO2膜１２とSi3N4膜１３とをエツチング
により除去し、この薄いSiO2膜１２とSi3N4膜１
３との積層された二層構造をマスクとしてシリコ
ン基板１１の熱酸化により、素子間分離用SiO2
膜１４を形成する。
１１に薄い二酸化シリコン膜（以下、SiO2膜と
略称する）１２を熱酸化法で、窒化シリコン膜
（以下、Si3N4膜と略称する）１３をCVD法によ
り順次積層して形成後、ホトリソグラフイ技術を
用いて素子間分離用SiO2膜１４の形成予定領域
の薄いSiO2膜１２とSi3N4膜１３とをエツチング
により除去し、この薄いSiO2膜１２とSi3N4膜１
３との積層された二層構造をマスクとしてシリコ
ン基板１１の熱酸化により、素子間分離用SiO2
膜１４を形成する。
その後二層構造のSiO2膜１２及びSi3N4膜１３
をエツチングして除去してから、第１図のように
基板上にゲート用のSiO2膜３を基板の熱酸化に
より形成する。更にSiO2膜３上にポリシリコン
膜を形成後、ホトリソグラフイ法及びプラズマエ
ツチング法を用いて所定のパターンのゲート電極
を形成する。第１図の４はこのようにして形成さ
れたゲート電極である。
をエツチングして除去してから、第１図のように
基板上にゲート用のSiO2膜３を基板の熱酸化に
より形成する。更にSiO2膜３上にポリシリコン
膜を形成後、ホトリソグラフイ法及びプラズマエ
ツチング法を用いて所定のパターンのゲート電極
を形成する。第１図の４はこのようにして形成さ
れたゲート電極である。
その後第２図に示すようにゲート電極４の表面
を酸化した後、ゲート電極をマスクとしてAS原
子等を矢印のようにイオン注入してソース領域５
及びドレイン領域６を形成する。
を酸化した後、ゲート電極をマスクとしてAS原
子等を矢印のようにイオン注入してソース領域５
及びドレイン領域６を形成する。
更に第３図に示すように基板上にりん硅酸ガラ
ス（PSG）膜７を形成後、ホトリソグラフイ法
及びプラズマエツチング法を用いて所定パターン
に窓開きする。
ス（PSG）膜７を形成後、ホトリソグラフイ法
及びプラズマエツチング法を用いて所定パターン
に窓開きする。
図で８及び９はこの様にして形成したソース領
域５とドレイン領域６との接続用孔である。その
後ソース領域及びドレイ領域と接続を取るための
アルミニウム（Al）による配線膜１０を蒸着に
より形成して半導体装置を形成していた。
域５とドレイン領域６との接続用孔である。その
後ソース領域及びドレイ領域と接続を取るための
アルミニウム（Al）による配線膜１０を蒸着に
より形成して半導体装置を形成していた。
しかしかかる方法では、このような素子間分離
用SiO2膜２を、薄いSiO2とSi3N4膜との二層構造
をマスクとしてSi基板の上に形成する場合、第４
図に示すようにそのSiO2膜２が基板下に形成さ
れる厚さとほぼ同程度の寸法だけSiO2膜２の端
部Ａより基板の横方向へ広がる傾向がある。この
現象は一般にバーズビークと称され、このバーズ
ビークの形成されるとSiO2膜２で画定された素
子形成領域の寸法が狭くなり、従つてこの領域に
形成される素子の数も限定され、形成される半導
体装置の集積度が低下する欠点がある。
用SiO2膜２を、薄いSiO2とSi3N4膜との二層構造
をマスクとしてSi基板の上に形成する場合、第４
図に示すようにそのSiO2膜２が基板下に形成さ
れる厚さとほぼ同程度の寸法だけSiO2膜２の端
部Ａより基板の横方向へ広がる傾向がある。この
現象は一般にバーズビークと称され、このバーズ
ビークの形成されるとSiO2膜２で画定された素
子形成領域の寸法が狭くなり、従つてこの領域に
形成される素子の数も限定され、形成される半導
体装置の集積度が低下する欠点がある。
そこでこのような欠点を防ぐためSi基板に
SiO2膜を介さず直接Si3N4膜を形成して、この
Si3N4膜をマスクとして基板を熱酸化して素子間
分離用SiO2膜を形成する方法がとられている。
このように形成されたSi3N4膜は基板Siと窒素原
子との反応でSi基板と窒素原子とは化学結合で結
合された結果であるので、密着力は強固であり、
従つて横方向に素子間分離用SiO2膜が広がるこ
とは少なくなる。
SiO2膜を介さず直接Si3N4膜を形成して、この
Si3N4膜をマスクとして基板を熱酸化して素子間
分離用SiO2膜を形成する方法がとられている。
このように形成されたSi3N4膜は基板Siと窒素原
子との反応でSi基板と窒素原子とは化学結合で結
合された結果であるので、密着力は強固であり、
従つて横方向に素子間分離用SiO2膜が広がるこ
とは少なくなる。
しかしこのようにして結合したSi3N4膜は除去
の際、例えば熱りん酸（H3PO4）により除去す
るとSi基板表面が荒れたり、またH3PO4中の不
純物が基板上に残留する欠点がある。また四弗化
炭素を反応ガスとして用い、リアクテイブイオン
スパツタエツチによりエツチングしてもエツチン
グされた基板に凹凸が生じたりする欠点を生じ、
これによつてSi基板上のSi3N4膜には上記の如き
利点と欠点がある。
の際、例えば熱りん酸（H3PO4）により除去す
るとSi基板表面が荒れたり、またH3PO4中の不
純物が基板上に残留する欠点がある。また四弗化
炭素を反応ガスとして用い、リアクテイブイオン
スパツタエツチによりエツチングしてもエツチン
グされた基板に凹凸が生じたりする欠点を生じ、
これによつてSi基板上のSi3N4膜には上記の如き
利点と欠点がある。
しかしてMOSFETの特にゲート用絶縁膜につ
いて検討すると、第１図に示すように従来の方法
ではゲート用SiO2膜３はSi基板の熱酸化法で形
成され、Si基板と酸素の直接反応によつて得られ
ているので、その界面における欠陥は少なく電気
的に活性なトラツプやイオン汚染の少ない安定の
薄膜である。しかしその後の工程において、ゲー
ト電極を所定のパターンに形成したり、プラズマ
エツチングやリアクテイブイオンエツチング等の
プロセスを経ると、SiO2膜は劣化したり絶縁性
が低下したりする問題点が生じる。
いて検討すると、第１図に示すように従来の方法
ではゲート用SiO2膜３はSi基板の熱酸化法で形
成され、Si基板と酸素の直接反応によつて得られ
ているので、その界面における欠陥は少なく電気
的に活性なトラツプやイオン汚染の少ない安定の
薄膜である。しかしその後の工程において、ゲー
ト電極を所定のパターンに形成したり、プラズマ
エツチングやリアクテイブイオンエツチング等の
プロセスを経ると、SiO2膜は劣化したり絶縁性
が低下したりする問題点が生じる。
一方大規模集積回路の性能及び集積度を向上さ
せるためにパターン形状の微細化、微少化の努力
が払われ、特にMOSLSIでは構造が比較的単純
であり、製造工程も比較的短いため大容量メモリ
や大規模ロジツク回路として発展し、従つてその
中で用いられる基本素子であるMOSFETではチ
ヤンネル長及び幅を短くし、ソース及びドレイン
の接合深さを浅くし、薄いゲート絶縁膜を用いる
必要がある。そこでゲート用SiO2膜の代わりに
化学的に安定で物理的にも構造緻密なゲート用
Si3N4を用いれば、特性の向上が期待できる。そ
して良質のSi3N4の薄膜を生成するためには、例
えばSi基板を純化したNH3中で加熱すればよい。
またSi基板を反応管中に導入し、反応管に純化し
たアンモニア（NH3）ガスを導入し、反応管の
外部の高周波誘導コイルに高周波電圧を印加して
NH3ガスをプラズマ化して形成してもよい。
せるためにパターン形状の微細化、微少化の努力
が払われ、特にMOSLSIでは構造が比較的単純
であり、製造工程も比較的短いため大容量メモリ
や大規模ロジツク回路として発展し、従つてその
中で用いられる基本素子であるMOSFETではチ
ヤンネル長及び幅を短くし、ソース及びドレイン
の接合深さを浅くし、薄いゲート絶縁膜を用いる
必要がある。そこでゲート用SiO2膜の代わりに
化学的に安定で物理的にも構造緻密なゲート用
Si3N4を用いれば、特性の向上が期待できる。そ
して良質のSi3N4の薄膜を生成するためには、例
えばSi基板を純化したNH3中で加熱すればよい。
またSi基板を反応管中に導入し、反応管に純化し
たアンモニア（NH3）ガスを導入し、反応管の
外部の高周波誘導コイルに高周波電圧を印加して
NH3ガスをプラズマ化して形成してもよい。
かかる方法は反応の低温化及び混入不純物の低
減化に効果がある。しかし、かかる直接窒化反応
で生成したSi3N4膜は、生成できる膜厚が100Å
程度の厚さ以上に分厚く形成するのは困難で、電
界の集中する特にゲート電極の周囲の領域の膜厚
を大きくとることが困難で、印加する電圧の大き
さが制限される等不都合を生じていた。
減化に効果がある。しかし、かかる直接窒化反応
で生成したSi3N4膜は、生成できる膜厚が100Å
程度の厚さ以上に分厚く形成するのは困難で、電
界の集中する特にゲート電極の周囲の領域の膜厚
を大きくとることが困難で、印加する電圧の大き
さが制限される等不都合を生じていた。
(d) 発明の目的
本発明はゲート絶縁膜としてプラズマエツチン
グとか、リアクテイブイオンエツチング等のプロ
セスを経てもSiO2の如く劣化せず、絶縁性も十
分に保持され化学的に安定で構造緻密な薄い
Si3N4膜を使用し、しかもゲート電極の周辺での
膜厚を大として大きな電圧にも耐えうるようにな
し、かつ電極窓の窓明けのエツチングでもSi基板
表面を平滑に保ちうるようにすることを目的とす
る。
グとか、リアクテイブイオンエツチング等のプロ
セスを経てもSiO2の如く劣化せず、絶縁性も十
分に保持され化学的に安定で構造緻密な薄い
Si3N4膜を使用し、しかもゲート電極の周辺での
膜厚を大として大きな電圧にも耐えうるようにな
し、かつ電極窓の窓明けのエツチングでもSi基板
表面を平滑に保ちうるようにすることを目的とす
る。
(e) 発明の構成
かかる目的は本発明によつて、シリコン基板１
１に所定パターンの素子間分離用二酸化シリコン
膜１４を形成後、素子間分離用二酸化シリコン膜
１４で画定されたシリコン基板１１上に直接窒化
反応により窒化シリコン膜１５を形成する工程
と、シリコン基板１１上の窒化シリコン膜１５の
表面にポリシリコン膜を形成後、ポリシリコン膜
をパターニングして窒化シリコン膜１５の表面に
ゲート電極１６を形成し、かかるシリコン基板１
１を酸素プラズマ中に曝してゲート電極以外の窒
化シリコン膜１５を酸化する工程と、ゲート電極
１６をマスクとして酸化膜に変換された膜を通し
てシリコン基板１１に不純物を導入してソース１
９及びドレイン２０領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法によつて
達成される。
１に所定パターンの素子間分離用二酸化シリコン
膜１４を形成後、素子間分離用二酸化シリコン膜
１４で画定されたシリコン基板１１上に直接窒化
反応により窒化シリコン膜１５を形成する工程
と、シリコン基板１１上の窒化シリコン膜１５の
表面にポリシリコン膜を形成後、ポリシリコン膜
をパターニングして窒化シリコン膜１５の表面に
ゲート電極１６を形成し、かかるシリコン基板１
１を酸素プラズマ中に曝してゲート電極以外の窒
化シリコン膜１５を酸化する工程と、ゲート電極
１６をマスクとして酸化膜に変換された膜を通し
てシリコン基板１１に不純物を導入してソース１
９及びドレイン２０領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法によつて
達成される。
また本発明によれば、上記においてゲート電極
１６を形成した後、このゲート電極をマスクとし
窒化シリコン膜を通してシリコン基板に不純物を
導入してソース１９及びドレイン２０領域を形成
し、続いてかかるシリコン基板を酸素プラズマ中
に曝してソース、ドレイン領域上の窒化シリコン
膜を酸化するようにしてもよい。
１６を形成した後、このゲート電極をマスクとし
窒化シリコン膜を通してシリコン基板に不純物を
導入してソース１９及びドレイン２０領域を形成
し、続いてかかるシリコン基板を酸素プラズマ中
に曝してソース、ドレイン領域上の窒化シリコン
膜を酸化するようにしてもよい。
(f) 発明の実施例
本発明はSi3N4が酸素プラズマ雰囲気中で、Si
基板と同程度の速度で酸化されるという知見にも
とずいている。
基板と同程度の速度で酸化されるという知見にも
とずいている。
以下図面を用いて本発明の一実施例につき詳細
に説明する。
に説明する。
第５図までは従来通りであり、第６図より第１
０図までが本発明の半導体装置の製造方法の工程
の手順を示す断面図で、第１１図は本発明の半導
体装置の製造方法に用いる装置の概略図である。
０図までが本発明の半導体装置の製造方法の工程
の手順を示す断面図で、第１１図は本発明の半導
体装置の製造方法に用いる装置の概略図である。
まず従来通り第５図に示すようにＰ型のSi基板
１１上に所定パターンのSiO2膜１２及びSi3N4膜
１３の二層構造のパターニングされた保護膜を形
成する。
１１上に所定パターンのSiO2膜１２及びSi3N4膜
１３の二層構造のパターニングされた保護膜を形
成する。
次に二層構造の保護膜をマスクとして基板を熱
酸化して素子間分離用のSiO2膜１４を厚さ1μｍ
に形成する。その後二層構造のSiO2膜１２及び
Si3N4膜１３をエツチングして除去してから、基
板を第１１図に示す石英の反応管１０１中の炭化
珪素（SiC）をコーテイングしたカーボン台１０
２上に設置し、反応管内を約１００Torrの真空
度に排気してから、基板の周囲の高周波誘導加熱
コイル１０３に200KHzの周波数で出力7KWの高
周波電力を印加して基板を約1100℃の温度に加熱
し、ガス導入管１０４よりアンモニア（NH3）
ガスを導入して管内にNH3ガスの分解した窒素
ガスプラズマを形成する。そしてこの窒素ガスプ
ラズマとSi基板との反応で素子間分離領域の
SiO2膜１４で画定された領域内に、第６図に示
すように膜厚100ÅのSi3N4膜１５を形成する。
このとき素子間分離用SiO2膜１４の一部もSi3N4
膜にて覆われるようになる。
酸化して素子間分離用のSiO2膜１４を厚さ1μｍ
に形成する。その後二層構造のSiO2膜１２及び
Si3N4膜１３をエツチングして除去してから、基
板を第１１図に示す石英の反応管１０１中の炭化
珪素（SiC）をコーテイングしたカーボン台１０
２上に設置し、反応管内を約１００Torrの真空
度に排気してから、基板の周囲の高周波誘導加熱
コイル１０３に200KHzの周波数で出力7KWの高
周波電力を印加して基板を約1100℃の温度に加熱
し、ガス導入管１０４よりアンモニア（NH3）
ガスを導入して管内にNH3ガスの分解した窒素
ガスプラズマを形成する。そしてこの窒素ガスプ
ラズマとSi基板との反応で素子間分離領域の
SiO2膜１４で画定された領域内に、第６図に示
すように膜厚100ÅのSi3N4膜１５を形成する。
このとき素子間分離用SiO2膜１４の一部もSi3N4
膜にて覆われるようになる。
その後基板上にモノシラン（SiN4）ガスの熱
分解によつてポリSi膜を約4000Åの厚さに形成し
て、これをホトリソグラフイ法及びプラズマエツ
チング法により所定のパターンのゲート電極とす
る。第６図の１６はこのようにして形成したゲー
ト電極である。
分解によつてポリSi膜を約4000Åの厚さに形成し
て、これをホトリソグラフイ法及びプラズマエツ
チング法により所定のパターンのゲート電極とす
る。第６図の１６はこのようにして形成したゲー
ト電極である。
この状態において、基板を再び前述した第１１
図の反応管１０１の中の炭化珪素よりなる支持台
１０２上に設置してから、反応管内を100Torrの
真空度になるまで排気したのち、ガス導入管１０
４より酸素ガスを導入し、反応管内を高周波誘導
加熱コイル１０３を用いて該コイルに周波数
200KHz出力7KWの高周波電力を印加し加熱し、
酸素ガスプラズマを発生させ、かかる酸素プラズ
マ中で約800℃に加熱する。
図の反応管１０１の中の炭化珪素よりなる支持台
１０２上に設置してから、反応管内を100Torrの
真空度になるまで排気したのち、ガス導入管１０
４より酸素ガスを導入し、反応管内を高周波誘導
加熱コイル１０３を用いて該コイルに周波数
200KHz出力7KWの高周波電力を印加し加熱し、
酸素ガスプラズマを発生させ、かかる酸素プラズ
マ中で約800℃に加熱する。
かかる工程において、第７図に示すように素子
間分離用SiO2膜１４で画定された領域のSi3N4膜
１５が酸化され、ソース、ドレイン領域上の
Si3N4膜が全部SiO2膜１７に変換されたら酸化を
停止する。またゲート電極１６の表面にもわずか
にSiO2膜１８が形成される。
間分離用SiO2膜１４で画定された領域のSi3N4膜
１５が酸化され、ソース、ドレイン領域上の
Si3N4膜が全部SiO2膜１７に変換されたら酸化を
停止する。またゲート電極１６の表面にもわずか
にSiO2膜１８が形成される。
ここで上記Si3N4膜のSiO2膜への変換速度は約
50Å／分である。ここで２分間、酸素プラズマ処
理すると、Si3N4膜はSi基板と同程度の速度で酸
化されるので、SiO2膜に変換されると膜厚が略
２倍以上になる。
50Å／分である。ここで２分間、酸素プラズマ処
理すると、Si3N4膜はSi基板と同程度の速度で酸
化されるので、SiO2膜に変換されると膜厚が略
２倍以上になる。
その後ソース形成予定領域及びドレイン形成予
定領域にゲート電極１６をマスクとして砒素
（AS）原子を矢印のようにイオン注入してソース
領域１９及びドレイン領域２０を形成する。
定領域にゲート電極１６をマスクとして砒素
（AS）原子を矢印のようにイオン注入してソース
領域１９及びドレイン領域２０を形成する。
その後第８図に示すように表面保護用として
PSG膜２１を形成した後、PSG膜２１と下部の
Si3N4膜が酸化されたSiO2膜１７をプラズマエツ
チング法により選択的にエツチングして、第９図
のようにソース領域との接続用孔２２及びドレイ
ン領域との接続用孔２３を窓開きする。
PSG膜２１を形成した後、PSG膜２１と下部の
Si3N4膜が酸化されたSiO2膜１７をプラズマエツ
チング法により選択的にエツチングして、第９図
のようにソース領域との接続用孔２２及びドレイ
ン領域との接続用孔２３を窓開きする。
このようにすればSi基板上の素子形成領域上の
Si3N4膜は酸化されているので、容易にプラズマ
エツチング出来るのでエツチングに要する時間が
少なく、またエツチングされたSi基板の表面も平
滑になり、SiO2膜によつてPSG膜中の燐Ｐが工
程の途中でソース、ドレイン領域に拡散するのも
防止される。
Si3N4膜は酸化されているので、容易にプラズマ
エツチング出来るのでエツチングに要する時間が
少なく、またエツチングされたSi基板の表面も平
滑になり、SiO2膜によつてPSG膜中の燐Ｐが工
程の途中でソース、ドレイン領域に拡散するのも
防止される。
また素子間分離用SiO2膜で画定された素子形
成領域はゲート電極の周囲を含め、その端部にお
いてSi3N4膜が厚さの大なるSiO2膜となつている
ので、その部分に電界が集中しても容易に素子が
劣化しない。
成領域はゲート電極の周囲を含め、その端部にお
いてSi3N4膜が厚さの大なるSiO2膜となつている
ので、その部分に電界が集中しても容易に素子が
劣化しない。
その後第１０図に示すように、アルミニウム
（Al）よりなる金属膜を蒸着によつて形成した
後、所定のパターンにエツチングしてAlの配線
膜として素子間を結合する。第１０図の２４はこ
のようにして形成したAlの配線である。
（Al）よりなる金属膜を蒸着によつて形成した
後、所定のパターンにエツチングしてAlの配線
膜として素子間を結合する。第１０図の２４はこ
のようにして形成したAlの配線である。
また上記実施例では、Si3N4膜１５を酸化した
後、ゲート電極をマスクとしてソース、ドレイン
領域を形成しているが、Si3N4膜を酸化する前
に、即ち第６図の状態でソース、ドレイン領域を
形成し、その後にSi3N4膜を酸化するようにして
もよい。
後、ゲート電極をマスクとしてソース、ドレイン
領域を形成しているが、Si3N4膜を酸化する前
に、即ち第６図の状態でソース、ドレイン領域を
形成し、その後にSi3N4膜を酸化するようにして
もよい。
(g) 発明の効果
以上述べた如く本発明の半導体装置の製造方法
では、素子間分離用二酸化シリコン膜で画定され
たシリコン基板上には化学的に安定で、構造緻密
なSi3N4膜が直接窒化反応により形成されている
ので、ゲート電極形成の際のエツチング工程でも
このSi3N4膜は劣化することがなく、またこれら
のSi3N4膜はゲート電極形成後酸化されてSiO2と
なり、膜厚は倍となるのでゲート電極の周囲での
耐圧も大で、しかもソース、ドレイン電極形成の
際の窓明けでもSi基板表面は平滑に保たれる。
では、素子間分離用二酸化シリコン膜で画定され
たシリコン基板上には化学的に安定で、構造緻密
なSi3N4膜が直接窒化反応により形成されている
ので、ゲート電極形成の際のエツチング工程でも
このSi3N4膜は劣化することがなく、またこれら
のSi3N4膜はゲート電極形成後酸化されてSiO2と
なり、膜厚は倍となるのでゲート電極の周囲での
耐圧も大で、しかもソース、ドレイン電極形成の
際の窓明けでもSi基板表面は平滑に保たれる。
一方ゲート電極の下部のゲート絶縁膜は薄い構
造緻密なSi3N4膜となつているので、微細化の要
件を満足し、従つて半導体装置の特性が向上し、
高信頼度の半導体装置が得られることになる。
造緻密なSi3N4膜となつているので、微細化の要
件を満足し、従つて半導体装置の特性が向上し、
高信頼度の半導体装置が得られることになる。
第１図より第３図まで及び第５図は従来の半導
体装置の製造方法の工程を示す断面図、第４図は
従来の半導体装置の不具合を示す図、第６図より
第１０図までは本発明の半導体装置の製造方法の
工程を示す断面図、第１１図は本発明の半導体装
置の製造方法に用いる装置の概略図である。 図において、１，１１はSi基板、２，１４は素
子間分離用SiO2膜、３はゲート酸化膜、４，１
６はポリシリコンゲート電極、５，１９はソース
領域、６，２０はドレイン領域、７，２１は
PSG膜、８，９，２２，２３は接続用孔、１２，
１８はSiO2膜、１３，１５は窒化Si膜、１７は
窒化Si膜を酸化したSiO2膜、１０，２４はAl配
線膜、１０１は反応管、１０２は基板設置台、１
０３は高周波誘導コイル、１０４はガス導入管、
Ａは端部を示す。
体装置の製造方法の工程を示す断面図、第４図は
従来の半導体装置の不具合を示す図、第６図より
第１０図までは本発明の半導体装置の製造方法の
工程を示す断面図、第１１図は本発明の半導体装
置の製造方法に用いる装置の概略図である。 図において、１，１１はSi基板、２，１４は素
子間分離用SiO2膜、３はゲート酸化膜、４，１
６はポリシリコンゲート電極、５，１９はソース
領域、６，２０はドレイン領域、７，２１は
PSG膜、８，９，２２，２３は接続用孔、１２，
１８はSiO2膜、１３，１５は窒化Si膜、１７は
窒化Si膜を酸化したSiO2膜、１０，２４はAl配
線膜、１０１は反応管、１０２は基板設置台、１
０３は高周波誘導コイル、１０４はガス導入管、
Ａは端部を示す。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板１１に所定パターンの素子間分
離用二酸化シリコン膜１４を形成後、素子間分離
用二酸化シリコン膜１４で画定されたシリコン基
板１１上に直接窒化反応により窒化シリコン膜１
５を形成する工程と、シリコン基板１１上の窒化
シリコン膜１５の表面にポリシリコン膜を形成
後、ポリシリコン膜をパターニングして窒化シリ
コン膜１５の表面にゲート電極１６を形成し、か
かるシリコン基板１１を酸素プラズマ中に曝して
ゲート電極以外の窒化シリコン膜１５を酸化する
工程と、ゲート電極１６をマスクとし酸化膜に変
換された膜を通してシリコン基板１１に不純物を
導入してソース１９及びドレイン２０領域を形成
する工程とを含むことを特徴とする半導体装置の
製造方法。 ２ シリコン基板１１に所定パターンの素子間分
離用二酸化シリコン膜１４を形成後、素子間分離
用二酸化シリコン膜１４で画定されたシリコン基
板１１上に直接窒化反応により窒化シリコン膜１
５を形成する工程と、シリコン基板１１上の窒化
シリコン膜１５の表面にポリシリコン膜を形成
後、ポリシリコン膜をパターニングして窒化シリ
コン膜１５の表面にゲート電極１６を形成し、ゲ
ート電極１６をマスクとし窒化シリコン膜を通し
てシリコン基板１１に不純物を導入してソース１
９及びドレイン２０領域を形成した後、シリコン
基板１１を酸素プラズマ中に曝してソース・ドレ
イン領域上の窒化シリコン膜１５を酸化する工程
とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052770A JPS58169976A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052770A JPS58169976A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169976A JPS58169976A (ja) | 1983-10-06 |
| JPH0578193B2 true JPH0578193B2 (ja) | 1993-10-28 |
Family
ID=12924094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052770A Granted JPS58169976A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169976A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625641A (ja) * | 1985-04-09 | 1987-01-12 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 低温プラズマ窒化方法及びその際に形成される窒化膜の適用 |
| CN102487050B (zh) * | 2010-12-03 | 2015-11-25 | 比亚迪股份有限公司 | 功率半导体器件及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676536A (en) * | 1979-11-27 | 1981-06-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Anodization of silicon nitride film |
| JPS56135936A (en) * | 1980-03-28 | 1981-10-23 | Nec Corp | Manufacture of semiconductor device |
| JPS56135937A (en) * | 1980-03-28 | 1981-10-23 | Nec Corp | Manufacture of semiconductor device |
-
1982
- 1982-03-30 JP JP57052770A patent/JPS58169976A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169976A (ja) | 1983-10-06 |
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