JPS61137480A - デ−タ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は映像処理技術分野で使用されるＴＢＣなどに
通用して好適なデジタルデータのデータ変換器に関する
。

〔従来の技術〕

デジタル信号処理装置においては、デジタルデータの加
減算、乗算、メモリへの書込み、読出し等の種々のデー
タ処理が行なわれるが、これらのデータ処理の際、処理
素子の動作速度上の制約から一般にこれらのデジタルデ
ータは並列処理される。そのため、例えば、ビデオ信号
の時間軸を基準の時間軸に同期させるようなＴＢＣ（タ
イムベースコレクタ）においては第４図のように構成さ
れる。

第４図において、端子（１）に供給された入力ビデオ信
号はＡ／Ｄ変換器（２）で所定ビット数のデジタル信号
にシリアル変換され、このデジタル信号すなわちデジタ
ルデータが直・並列変換器（以下Ｓ／Ｐ変換器という）
（３）にてパラレルのデジタルータに変換され、これが
メモ１月４）に供給されて入力ビデオ信号の時間軸に同
期して書込まれる。

そして、基準時間軸の続出しクロックに基づいてメモ１
月４）からデジタルデータが読出されて並・直列変換−
（以下Ｐ／Ｓ変換器という）（５）に供給されることに
よりパラレル処理されたデジタルデータがシリアルのデ
ジタルデータに変換され、こ゛れがデータ処理回路（６
）においてドロップアウト補償等のデジタル処理がなさ
れたのち、Ｄ／Ａ変換器（７）に供給されて、時間軸の
揃えられたアナログの出力ビデオ信号に変換される。

メモ１月４）へのデジタルデータの書込み及び読出しは
データ処理の動作速度の関係上、デジタルデータが直・
並列変換、すなわち複数の相に分割されて供給される。

そのため、例えば下記に示す４ビツトのデジタルデータ
ブロックＤＩ、Ｄ２．　　・・・・・（１１ はＡ　、／　Ｄ変換器（３）から各桁ごとに、従って２
３〜２°の各重みごとに夫々のデータが出力され、出力
されたこれらデータが分割相数に応じて各桁毎に順次配
列されて各桁ごとのシリアルデータとなされる。例えば
、４ビツト４相分割の場合には、Ａ／Ｄ変換器（２）よ
り出力される各桁ごとのシリアルデータＳ３〜Ｓｏは次
のようになる。

３３　　　＝　　　０１３　　　Ｄ２３　　　ロ３３　
　ロ４３　　　Ｄ５３　１　　“　　−−−−−＋２）
Ｓ　２　　＝＝　　ロ１２　０２２　　　ロｑ２　　　
Ｄ４２　　０５２　　・　　・　　・　　　　　　・・
　・・（３）Ｓｔ　＝　０１’Ｉ　Ｄ２ｚ　Ｄｉｔ　０
４１　Ｄｓｔｏｌｏ　　”−０（４）Ｓ　Ｏ“　　ロ１
０　　ロ２０　　０３０　　０４０　　　ロ５ｏ　　０
　０　１　　　　　　”（５１これらシリアルデータＳ
３〜ＳＯが夫々４相に分割されて一括処理される。シリ
アルデータＳ３について例示すれば、各クロックタイミ
ングごとに順次、 のように分割される。

このようにＳ／Ｐ変換器（３）で４ビツト４相に分割さ
れた各シリアルデータがメモ１月４）に書込まれると共
に、これらシリアルデータが続出されてＰ／Ｓ変換器（
５）に供給されてＡ／Ｄ変換されたときと同じシリアル
のデジタルデータに変換されるものである。

ところで、このように相分割してデータ処理を行なう場
合にはＳ／Ｐ変換器（３）及びＰ／Ｓ変換器（５）の入
出力端子ビン数が非常に多くなるので、これらの入出力
端子（Ｉ／Ｏポート）を共通化すると共に、Ｓ／Ｐ変換
器（３）とＰ／Ｓ変換器（５）で構成されるデータ変換
器ＱｌをＩＣ化（第４図鎖線図示）した方が好ましい。

一方、ＴＢＣによっては必要とする分割相数が異るため
、変換器（３）、（５１をＩＣ化する場合には、そのＩ
Ｃが取扱える最大分割相数までの任意の分割相数を選択
できるのが望ましい。

第５図はこのような要求を満すデータ変換器α呻の一例
であり、図は４ビツトの入力デジタルデータを対象とし
、最大８相まで分割できるようにした場合である。

従って、このデータ変換器（１ψは４つのデータ変換部
（ＩＯＡ）〜（１００）で構成される。第１のデータ変
換部（ＩＯＡ）についてその構成と動作を説明する。

端子（２Ａ）はＡ／Ｄ変燐器（２）より出力されるシリ
アルデータＳ３〜Ｓｏのうち、最上位ビットのデータ群
であるシリアルデータＳ３が供給される入力端子で、こ
のシリアルデータＳ３が８ビツトのシフトレジスタで構
成されたＳ／Ｐ変換器（３Ａ）に供給されて最大８相に
相分割される。４月分割の場合は端子ｄ−ｈ間に並列デ
ータが得られ、８月分割の場合は端子ａ　−ｈ間の全て
に並列データが得られる。相分割された並列データは後
段ψラッチ回路（８Ａ）に相分割に応じたタイミングで
同時に取込まれてラッチされる。この場合も、分割相数
に応じて各出力端子ａ　−ｈから並列データが出力され
、これらがマルチプレクサ（９八）に供給される。

マルチプレクサ（９Ａ）はその出力端子ａ　−ｈから分
割相数に拘わらず、常に対応する分別相の並列データが
出力されるようにするためのもので、例えばａ端子には
必ず第１相目の並列データが出力されるように構成され
ている場合には、ｄ端子には第４相目の並列データが、
ｈ端子には第８相目の並列データが夫々出力されるよう
になされる。

そのため、マルチプレクサ（９Ａ）には端子個Ａ）より
分割相数に対応した制御クロックが供給される。

このようなマルチプレクサ（９＾）を設けるのは、分割
相数によってＳ／Ｐ変換器（３Ａ）の出力端子ａ　％　
ｈには異なる相の並列データが出力されるからであり、
またこのように並列データの出力端子を固定しないと、
メモ１月４）の対応するアドレスに対応する相の並列デ
ータを常に書込むことができなくなってしまうからであ
る。

マルチプレクサ（９＾）より出力された複数の並列デー
タは夫々バッファアンプ（１２＾１）〜（１２ｈ　）を
介してメモ１月４）の対応する入出力ポート（１３Ａ１
）〜（１３４ｓ　）に供給される。また、メモリ（４）
より読出された並列データは入出力ボート（１３＾１）
〜（１３Ａｓ　）及びパフファアンブ（１４八１）〜（
１４Ａｓ　）を介してＰ／Ｓ変換器（５Ａ）に供給され
て、（６）式に示す並列データが（２）式に示すような
シリアルデータＳ３に変換されて端子（６＾）゛に出力
される。

第２〜第４のデータ変換部（１０Ｂ）〜（１００）も、
取扱うシリアルデータが相違するのみで同様な相変換及
び相逆変換が実行されて、夫々の出力端子（６Ｂ）〜（
６Ｄ）に対応するシリアルデータＳ２〜Ｓｏが出力され
る。

〔発明が解決しようとする問題点〕

ところで、このように構成された従来のデータ変換ａａ
のでは、第５図にも示したように、分割相数の大小に拘
わらず、Ｉ／Ｏポート（１３＾１）〜（１３＾＠）には
定められた相の並列データが富に出力されるようにする
ため、マルチプレクサ（９Ａ）を設けなければならない
。このマルチプレクサは第１〜第４のデータ変換部（Ｉ
ＯＡ）〜（１００）のすべてに設ける必要があるから、
量子化ビット数が多くなったり、分割相数が増えると、
ＩＣの規模が大型化し、コストアップの隘路となってい
る。

そこで、この発明ではこのような従来の問題点を解決し
たものであって、マルチプレクサが不要なデータ変換器
を創作することにより、ＩＣ規模を縮減して低コストの
データ変換器を提供しようとするものである。

〔問題点を解決するための手段〕

上述の問題点を解決するため、この発明では第１図に示
すように、デジタル変換された同一桁のシリアルデータ
を直・並列変換する直・並列変換器（２０）と、並列変
換された並列データを直列変換する並・直列変換器（７
０）と、これら変換器（２０）　、　　（７０）の共通
のＩ１０ポート（１３八）〜（１３０）とを有し、直・
並列変換器（２０）はデータの直・並列変換数（分割相
数）をＮ（整数）としたとき、Ｎ個、実施例では８個の
第１のラッチ回路（２１）〜（２８）で構成され、シリ
アルデータクロックＣＫ　ｏを１／Ｎに分周したラッチ
パルスＣＫ１〜ＣＫｓに基づき、シリアルデータが順次
ラッチされる。

ラッチされたＮ分割相の並列データは８１１１ｄの第２
のラッチ回路群（４０）’に同時にラッチされ、この第
２のラッチ回路群（４０）より出力される同一分割相の
並列データが対応するＩ／Ｏポート（１３Ａ）〜（１３
０）に供給される。

〔作用〕

この構成によれば、ラッチパルスＧＫＩ〜ＣＫｓでシリ
アルデータをラッチしているので、第１のラッチ回路（
２１）〜（２８）の最初のラッチ回路（２１）は必ず初
相（第１相）のデータがラッチされるため、直・並列変
換数が変っても第１相のデータをラッチするラッチ回路
は不変である。

そのため、第１相の並列データは常にこの相に対応した
Ｉ／Ｏポート（１３＾ｔ）　、　　（１３Ｂｌ）。

・・・　（１３Ｄ１）に供給されることとなり、従来の
ようなマルチプレクサは不要になる。

〔実施例〕

第１図はこの発明に係るデータ変換器Ｑｌの一例を示す
系統図であって、この例では量子化ビット数が４ビツト
で最大の直・並列変換数Ｎが８の場合を例示する。そし
て、この例では４ビツトの各桁ごとのシリアルデータＳ
３〜Ｓｏが同時に変換処理される。

端子（１８）には、（２）〜（５）式に示す各桁ごとの
シリアルデータＳ３〜Ｓｏが並列的に供給され、これら
がラッチ回路（１９）にパラレルインして、第２図Ａに
示すシリアルデータクロックＣＫ　ｏに同期してラッチ
され、ラッチされたシリアルデータＳ３〜Ｓｏは直・並
列変換器（２０）を構成する８個の第１のラッチ回路（
２１）〜（２８）に共通に供給される。

第１のラッチ回路（２１）〜（２８）には直・並列変換
数すなわち分割相数に対応した最大８相のラッチクロッ
クＣＫ　ｘ〜ＣＫａが供給される。そのため、端子（２
９）に供給されたシリアルデータクロックＣＫ　ｏは１
／Ｎの可変分周器（３０）に供給されて分割相数Ｎに対
応した基準ラッチパルスＣＫ　１が形成される。

以下の例では、Ｎ−４とＮ＝８の場合を例示することに
する。従って、端子（３０ａ　）には分周制御パルス（
図示せず）が供給されて、Ｎ−４のときはシリアルデー
タクロックＣＫｏが１／４に分周されたラッチパルスＣ
ＫＩ　　（第２図Ｂ）が形成され、Ｎ＝８のときはクロ
ックＣＫｏが１／８に分周されたラッチパルスＣＫＩ　
　（同図Ｆ）が形成される。

ラッチパルスＣＫ　１はシフトレジスタ（３１）のＤ端
子に、クロックＣＫｏはクロック端子ＣＫに夫々供給さ
れて、その出力端子（相順をも示す）φ２〜φ８から第
２図Ｃ−ＥあるいはＦ−１に示されるようにクロックＣ
Ｋｏの単位周期だけ位相が順次ずれた４相若しくは８相
のラッチパルスＣＫ　２〜ＣＫ　ｓが出力される。

そして、初相（基準相）φ工のラッチパルスＣＫ１は１
番目のラッチ回路（２１）に、以下同様にして第２〜第
８相φ２〜φｅのラッチパルスＣＫ２〜ＣＫｅは第２番
目以降の対応するラッチ回路（２２）〜（２８）に供給
される。

従って、ラッチ回路（１９）でラッチされた各桁ごとの
シリアルデータＳ３〜Ｓｏはラッチ回路（２１）〜（２
８）でクロックＣＫ　ｏの単位周期ごとに順次ラッチさ
れる。４相分割のときのｔ１〜ｔ４までのラッチタイミ
ングにおけるラッチ内容を（表−１）に示す。

（表−１） ８相分割の場合、ｔ１〜ｔ４までの各ラッチタイミング
におけるラッチ内容は、４相分割の場合と同様になるこ
とは容易に理解できる。

このようにラッチタイミングを異ならせてシリアルデー
タ８３〜Ｓｏを夫々のラッチ回路（２１）〜（２８）で
ラッチすれば、同一桁のシリアルデータ例えば２３のシ
リアルデータでも、Ｄｏは１番目のラッチ回路（２１）
でラッチされ、次のサンプリング周期に得られるシリア
ルデータＤ２３は２番目のラッチ回路（２２）でラッチ
されるように、シリアルデータＳ３〜ＳＯの夫々が４相
若しくは８相に分割された状態でラッチされることにな
る。

４相若しくは８相に分割された並列データは初相のラッ
チパルスＣＫ１　（第２図Ｂ若しくはＦ）で後段のラッ
チ回路（４０）に同時にラッチされる。

第２のラッチ回路群（４０）はＮ＝８個のラッチ部（４
１）〜（４８）を有するが、ラッチ部（４１）は第１相
φ１のラッチ部として機能し、以下同様にラッチ部（４
２）〜（４８）は第２〜第８相φ２〜φｅのラッチ部と
して機能する。

すなわち、４相分割の場合の第１相に相当する並列デー
タＤ１３１　Ｄ５３１　　・・・はいずれもラッチ部（
４１）においてラッチされ、第２相に相当する並列デー
タＤ　１２１　　Ｄ　６２１　　・・・はラッチ部（４
２）においてラッチされる。同様に、８相分割の場合の
第１相に相当する並列データＤ　１３１　　Ｄ　３３　
、　　・・・はラッチ部（４１）で、第２相に相当する
並列データ０１２１　　Ｄ９２．　　・・・はラッチ部
（４２）でラッチされる。従って、分割相数が変っても
ラッチ部（４１）でラッチされる並列データはその分割
相数における第１相目の並列データとなるように、複数
のラッチ部（４１）〜（４８）で取扱われる相は不変で
ある。

ラッチ部（４１）〜（４８）でラッチされた並列データ
のうち同一桁の並列データ（複合並列データＳ３’〜Ｓ
　ｏ’　）は夫々対応するバッファアンプ（５０）〜（
５３）を介して対応するＩ／Ｏポート（１３＾）〜（１
３０）に供給される。このとき、複合並列データ８３′
〜Ｓｏ′をＩ／Ｏポート（１３Ａ　）　　〜（１３０）
に出力するときは、端子（５５）にＩＩ　ＨＢのエネー
ブルパルスＣＫＡが供給されてバッファアンプ（５０）
〜（５３）のインピーダンスが＋１　Ｌ　１１となるよ
うに制御される。

ここで、Ｉ１０ポート（１３Ａ）を構成する複数のボー
ト（１３Ａ１　）〜（１３八８）のうちボート（１３＾
１）に同一桁２３の第１相Ｈの並列データが供給される
ものとすれば、このボート（１３Ａ１　）には分割相数
が変っても常に第１相目の並列データが供給される。他
のボート（１３Ａ２　）〜（１３＾＠）についても同様
であり、他のＩ／Ｏポート（１３Ｂ）〜（１３０）も同
じである。

メモ１月４）が続出しモードになると、エネーブルパル
スＣＫＡは６Ｌ″になってバッファアンプ（５０）〜（
５３）がいずれもハイインピーダンスとなるから、Ｉ１
０ポート（１３＾）〜（１３０）に供給された複合並列
データはバッファアンプ（５５）〜（５８）を介してラ
ッチ回路（６１）〜（６４）に供給される。これらラッ
チ回路（６１）〜（６４）にはラッチパルスＣＫ　１と
同一周期で、これとは非同期のラッチパルスＣＫａ　　
（第３図参照）にてラッチされ、ラッチされた複合並列
データＳ　］’〜Ｓ　ｏ’がＰ／Ｓ変換器（７０）に供
給されて４相若しくは８相に分割された並列データがシ
リアルデータｓ３〜Ｓｏに逆変換される。

Ｐ／Ｓ変換器（７０）は桁数に応じて４開設けられ、８
ビツト構成のこれらＰ／Ｓ変換器（７１）〜（７４）に
はロードパルスＣＫｃと読出しクロックＣＫＤが供給さ
れる。すなわち、端子（７７）を通じて供給されるロー
ドパルスＣＫｃはラッチパルスＣＫＬと同一周波数で、
ラッチパルスＧＫ、とＣＫ　Ｌとの間にロードタイミン
グが来るようなパクスであり、またこのパルスＣＫｃと
端子（７８）に供給される読出しクロックＣＫｏ　　（
クロックＣＫｏと同一周波数）とはＴＢＣの内部基準信
号から形成される。

ロードパルスＣＫｃでロードされた複合並列データ３３
’〜Ｓ　ｏ’は読出しクロックＣＫＤで順次読出される
ことによって４相若しくは８相の複合並列データＳ３′
〜Ｓ−ｏ’が各桁ごとのシリアルデータＳ３〜Ｓｏに逆
変換される。

なお、上述では４ビツトの入力デジタル信号を４相若し
くは８相に並列変換してデータ処理を行なうようにした
例であるが、この例以外の量子化ビット数及び直・並列
変換数Ｎでもこの発明を適用することができることは容
易に理解できよう。

〔発明の効果〕

以上説明したようにこの発明によれば、ラッチタイミン
グの異なるＮ相のラッチパルスＣＫ　Ｌ〜ＣＫ、を使用
してシリアルデータＳ３〜Ｓｏを順次ラッチして第２の
ラッチ回路群（４０）に供給するようにしたので、直・
並列変換数が最大Ｎのデータ変換において、直・並列変
換数が１からＮまでの任意の数に選定した場合でも、分
割相数の位置と並列出力される複合並列データＳ３’〜
Ｓｏ′とを完全に対応付けることができるので、従来の
ようなマルチプレクサは不要になる。

その結果、ＩＣ化するときのデータ変換器（１１の回路
規模を大幅に縮減することができ、従来よりも大幅なコ
ストダウンを期待できる。

従って、この発明ではデータ処理の際、データを並列変
換する必要のある各種デジタル信号処理装置に使用され
る並列変換・逆変換用のデータ変換器に適用して極めて
好適である。

【図面の簡単な説明】

第１図はこの発明に係るデータ変換器の一例を示す系統
図、第２図及び第３図は夫々このデータ変換動作に使用
される信号の説明図、第４図はこの発明の説明に供する
デジタル信号処理装置の系統図、第５図は従来のデータ
変換器の一例を示す系統図である。 αｌはデータ変換器、（２０）　、　（３１は直・並列
変換器、（ＴＯ）　、　（５）は並・直列変換器、（４
）はメモリ、（２１）〜（２８）　、　　（４０）　、
　　（６０）はラッチ回路、（３１）はシフトレジスタ
、ＣＫ　Ｌ〜ＣＫａは８相のラッチパルス、（１３Ａ）
〜（１３０）はＩ／Ｏポートである。

Claims (1)

【特許請求の範囲】
1. 入力信号がＡ／Ｄ変換器で各ビットの桁のデジタルデー
   タが夫々桁ごとにシリアル出力されるようにデジタル変
   換され、同一桁のシリアルデータが直・並列変換器とし
   て機能するＮ個（Ｎはデータの直列・並列変換数（分割
   相数）であって、整数）の第１のラッチ回路群に供給さ
   れて、シリアルデータクロックを１／Ｎに分周したラッ
   チパルスに基づき、異なるタイミングでＮ個の第１のラ
   ッチ回路群に上記シリアルデータが順次ラッチされ、ラ
   ッチされたＮ分割相の並列データがＮ個の第２のラッチ
   回路群に同時にラッチされると共に、この第２のラッチ
   回路群より出力される同一分割相の並列データが対応す
   るＩ／Ｏポートに夫々供給されるようになされたデータ
   変換器。