JPS6113814A - 時定数回路 - Google Patents
時定数回路Info
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- JPS6113814A JPS6113814A JP59134302A JP13430284A JPS6113814A JP S6113814 A JPS6113814 A JP S6113814A JP 59134302 A JP59134302 A JP 59134302A JP 13430284 A JP13430284 A JP 13430284A JP S6113814 A JPS6113814 A JP S6113814A
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- JP
- Japan
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- time constant
- terminal
- level
- power supply
- inverting amplifier
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Links
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000001514 detection method Methods 0.000 abstract description 12
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 244000145845 chattering Species 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は一定の時間幅を作る時定数回路に関するもので
あり、特にＭＯＳモノリシック集積回路。
あり、特にＭＯＳモノリシック集積回路。
とじて実現するに適した時定数回路に関するものである
。
。
従来から時定数回路としてはＣＢの時定数を用いる方法
やフリップフロップ回路で構成したカウンタによりクロ
ックを計数する方法等が公知となっている。ＯＲを用い
る方法は個別部品により構成するにはとりたてて問題な
い。しかしモノリシック集積回路で構成するとき大きな
値のＣ又はＲを形成して時定数を大とする事は難しく、
一般にその精度も低いものである。またフリップフロッ
プを用いる方法は、計数による時定数を大とするにはカ
ウンタの段数を増大させる必要があり、モノリシック集
積回路で構成すると占有チップ面積が増大する事となる
。
やフリップフロップ回路で構成したカウンタによりクロ
ックを計数する方法等が公知となっている。ＯＲを用い
る方法は個別部品により構成するにはとりたてて問題な
い。しかしモノリシック集積回路で構成するとき大きな
値のＣ又はＲを形成して時定数を大とする事は難しく、
一般にその精度も低いものである。またフリップフロッ
プを用いる方法は、計数による時定数を大とするにはカ
ウンタの段数を増大させる必要があり、モノリシック集
積回路で構成すると占有チップ面積が増大する事となる
。
以上の従来の時定数回路に対して、近年ＭＯ８モノリシ
ック集積回路において実現するに有効な回路技術である
スイッチト・キャパシタ回路を用いた時定数回路が採用
されている。第１図（５）は従来例に係るスイッチト・
キャパシタを用いた時定数回路の回路図である。１及び
２は第１（例えばＶＤＤ）＃第２（例えばＧＮＤ）の電
源端子である。
ック集積回路において実現するに有効な回路技術である
スイッチト・キャパシタ回路を用いた時定数回路が採用
されている。第１図（５）は従来例に係るスイッチト・
キャパシタを用いた時定数回路の回路図である。１及び
２は第１（例えばＶＤＤ）＃第２（例えばＧＮＤ）の電
源端子である。
電源端子間に負荷ＭＯ８４２と駆動ＭＯ３）ランジスタ
４１からなる反転増幅器を用いたレベル検出回路４０が
形成されている。初期リセット用ＭＯ３）ランジスタ８
１は第１の制御信号１１により第１の容量２１ （Ｃ，
）を放電させる。第１の制御信号１１がオフした後、第
３のスイッチ素子（ＭＯＳ）ランジスタ８３）と第２の
スイッチ素子（ＭＯＳ）ランジスタ８２）はそれぞれ第
３の制御信号１３と第２の制御信号１２の交互の印加に
よりスイッチング動作をする。これにより第２の容量（
Ｃ２）は充電と電荷の再分布を繰り返し、第１の容量２
１の残留電荷は第１の制御信号がオフした抜栓々に増加
し接続点るの電位は徐々に高くなる。この電位がレベル
検出器４０のスレショールド値４５を超すとその出力が
反転し、所定の時間経過を検出する事ができる。第１図
（ロ）はこの回路の動作説明の為の波形図であり、端子
１１，１４゜１３．３，４における波形を示している。
４１からなる反転増幅器を用いたレベル検出回路４０が
形成されている。初期リセット用ＭＯ３）ランジスタ８
１は第１の制御信号１１により第１の容量２１ （Ｃ，
）を放電させる。第１の制御信号１１がオフした後、第
３のスイッチ素子（ＭＯＳ）ランジスタ８３）と第２の
スイッチ素子（ＭＯＳ）ランジスタ８２）はそれぞれ第
３の制御信号１３と第２の制御信号１２の交互の印加に
よりスイッチング動作をする。これにより第２の容量（
Ｃ２）は充電と電荷の再分布を繰り返し、第１の容量２
１の残留電荷は第１の制御信号がオフした抜栓々に増加
し接続点るの電位は徐々に高くなる。この電位がレベル
検出器４０のスレショールド値４５を超すとその出力が
反転し、所定の時間経過を検出する事ができる。第１図
（ロ）はこの回路の動作説明の為の波形図であり、端子
１１，１４゜１３．３，４における波形を示している。
４５はレベル検出器４０のスレショールドレベルを示し
ており、接点４のレベルが４５を超すと出力８は反転す
る。矢印７０で示した期間が所望の期間となる。しかし
、このスイシチト・キャパシタ型時定数回路は時間の経
過と共に端子４の電位変動の勾配が低下するため、わず
かなレベル検出回路４０のスレショールド電圧４５のバ
ラツキが時定数の変動に与える影響は大きい（第１図（
ト））。またスレショールドレベルと交叉する積分信号
（接点４の出力電圧）は超低スロープとなるから、レベ
ル検出回路による不要なチャタリング現象の原因となる
。
ており、接点４のレベルが４５を超すと出力８は反転す
る。矢印７０で示した期間が所望の期間となる。しかし
、このスイシチト・キャパシタ型時定数回路は時間の経
過と共に端子４の電位変動の勾配が低下するため、わず
かなレベル検出回路４０のスレショールド電圧４５のバ
ラツキが時定数の変動に与える影響は大きい（第１図（
ト））。またスレショールドレベルと交叉する積分信号
（接点４の出力電圧）は超低スロープとなるから、レベ
ル検出回路による不要なチャタリング現象の原因となる
。
本発明は上記従来例の欠点に鑑み提案されたものであり
、モノリシック集積回路構成に適し、かつ安定した時定
数が得られる時定数回路の提供を目的とする。
、モノリシック集積回路構成に適し、かつ安定した時定
数が得られる時定数回路の提供を目的とする。
と、前記反転増幅器の入力端子と出力端子間に接続され
た第１の容量素子と、前記反転増幅器の入力端子と第１
のバイアス端子間に接続され、第１の制御信号によりス
イッチング制御される第１のスイッチ素子と、一端が第
２のバイアス端子に接続された第２の容量素子と、前記
第２の容量素子の他端と前記反転増幅器の入力端子間に
接続され、第２の制御信号によりスイッチング制御され
る第２のスイッチ素子と、前記第２の容量素子の端子間
に並列接続され、第３の制御信号によりスイッチング制
御される第３のスイッチ素子と、前記反転増幅器の出力
端子に接続されたレベル検出器とを有することを特徴と
する。
た第１の容量素子と、前記反転増幅器の入力端子と第１
のバイアス端子間に接続され、第１の制御信号によりス
イッチング制御される第１のスイッチ素子と、一端が第
２のバイアス端子に接続された第２の容量素子と、前記
第２の容量素子の他端と前記反転増幅器の入力端子間に
接続され、第２の制御信号によりスイッチング制御され
る第２のスイッチ素子と、前記第２の容量素子の端子間
に並列接続され、第３の制御信号によりスイッチング制
御される第３のスイッチ素子と、前記反転増幅器の出力
端子に接続されたレベル検出器とを有することを特徴と
する。
以下図面を参照して本発明の詳細な説明する。
第２図は本発明の実施例に係る時定数回路の回路図であ
り、第３図はその動作説明のための各端子における波形
図である。第１図（４）、＠と同じ番号は同じものを示
しているが、０ＭＯ８回路によって構成されている。１
はＶＤＤ端子、２はＶｆｌＢ端子であり、それぞれＶＤ
Ｄ電源、ＧＮＤに接続されている。６０は０Ｍ０Ｓイン
バータの反転増幅器であり、Ｐチャンネルトランジスタ
６１とＮチャンネルトランジスタ６２により構成されて
いる。反転増幅器６０のスレショールドはＶＴＲである
。４０は同じ＜ ０Ｍ０Ｓインバータのレベル検出器で
あり、Ｐチャンネルトランジスタ５１とＮチャンネルト
ランジスタ５２により構成されている。その出力は８で
ある。２８は反転増幅器の入φ出力を容量結合する容量
素子０３であり、入力端子７と出力端子６の間に接続さ
れている。８１はリセット用のＰチャンネルトランジス
タであり、第１の制御信号１１により制御される。８２
．８８はＮチャンネルトランジスタで形成された第２．
第３のスイッチ素子であり、それぞれ第２の制御信号１
２、第３の制御信号１８によって制御される。２４はス
イッチ素子８２と８８のオン・オフにより、電荷の充放
電を行う容量素子Ｃ４である。
り、第３図はその動作説明のための各端子における波形
図である。第１図（４）、＠と同じ番号は同じものを示
しているが、０ＭＯ８回路によって構成されている。１
はＶＤＤ端子、２はＶｆｌＢ端子であり、それぞれＶＤ
Ｄ電源、ＧＮＤに接続されている。６０は０Ｍ０Ｓイン
バータの反転増幅器であり、Ｐチャンネルトランジスタ
６１とＮチャンネルトランジスタ６２により構成されて
いる。反転増幅器６０のスレショールドはＶＴＲである
。４０は同じ＜ ０Ｍ０Ｓインバータのレベル検出器で
あり、Ｐチャンネルトランジスタ５１とＮチャンネルト
ランジスタ５２により構成されている。その出力は８で
ある。２８は反転増幅器の入φ出力を容量結合する容量
素子０３であり、入力端子７と出力端子６の間に接続さ
れている。８１はリセット用のＰチャンネルトランジス
タであり、第１の制御信号１１により制御される。８２
．８８はＮチャンネルトランジスタで形成された第２．
第３のスイッチ素子であり、それぞれ第２の制御信号１
２、第３の制御信号１８によって制御される。２４はス
イッチ素子８２と８８のオン・オフにより、電荷の充放
電を行う容量素子Ｃ４である。
次に本発明の実施例の動作について説明する。
第３図は動作説明のための各端子における波形図である
。まず第１の制御信号１１によりトランジスタ８１をオ
ンして端子７のレベルをＶＤＤレベルに上げる。次に第
２の制御信号１２によりスイッチ素子８２をオンすると
、容量素子ｃ４との間で電荷の再分布が行われ、端子７
のレベルは若干下がる。さらに第３の制御信号１８によ
りスイッチ素子８８をオンすると、容量素子Ｃ４から電
荷がＶ８Ｂ端子側へ放電する。１回のクロックサイクル
により放電される電荷量はＱｕ ＝ ０２・ＶＴＨであ
る。なおＶＴＩＩは反転増幅器６ｏのスレショールドで
ある。
。まず第１の制御信号１１によりトランジスタ８１をオ
ンして端子７のレベルをＶＤＤレベルに上げる。次に第
２の制御信号１２によりスイッチ素子８２をオンすると
、容量素子ｃ４との間で電荷の再分布が行われ、端子７
のレベルは若干下がる。さらに第３の制御信号１８によ
りスイッチ素子８８をオンすると、容量素子Ｃ４から電
荷がＶ８Ｂ端子側へ放電する。１回のクロックサイクル
により放電される電荷量はＱｕ ＝ ０２・ＶＴＨであ
る。なおＶＴＩＩは反転増幅器６ｏのスレショールドで
ある。
数回のりシックサイクルの後、端子７のレベルは反転増
幅器６０のＩＪ ニア増幅領域に達する（期間８０）。
幅器６０のＩＪ ニア増幅領域に達する（期間８０）。
このため、この後のクロックサイクルにより、反転増幅
器６０の出力６のレベル変動が生じる。この変動量は１
りシックサイクルあたり、ΔＮ’＝Ｑｕ１０□となり、 従ってΔＶ−−剪一拳Ｖ！Ｈとなる。
器６０の出力６のレベル変動が生じる。この変動量は１
りシックサイクルあたり、ΔＮ’＝Ｑｕ１０□となり、 従ってΔＶ−−剪一拳Ｖ！Ｈとなる。
図のように出力レベル６の勾配は一定であるから、レベ
ル検出回路４０のスレショールドのバラツキによる時定
数の変動は少ない。もしレベル検出器４０のスレショー
ルドが反転増幅器６０のスレショールドＶ’ＦＨと同じ
とすると、レベル検出器の入力スレショールドに達する
までのクロツクサイクみで決まる（期間８５）。従って
時定数回路の時定数は、時定数（期間７０）＝期間８０
十期間８５となる。
ル検出回路４０のスレショールドのバラツキによる時定
数の変動は少ない。もしレベル検出器４０のスレショー
ルドが反転増幅器６０のスレショールドＶ’ＦＨと同じ
とすると、レベル検出器の入力スレショールドに達する
までのクロツクサイクみで決まる（期間８５）。従って
時定数回路の時定数は、時定数（期間７０）＝期間８０
十期間８５となる。
なお、ＶＴＨを高くすれば期間８０は短かく、一方期間
８５は長くできる。この場合、時定数はほぼＣ１と０２
により設定できる。従って、電源変動や温度変動に対し
ても安定動作が可能となる。
８５は長くできる。この場合、時定数はほぼＣ１と０２
により設定できる。従って、電源変動や温度変動に対し
ても安定動作が可能となる。
第４図は本発明の実施例に係る時定数回路と従来例に係
る時定数回路とにおいて、レベル検出回路４０のスレシ
ョールドレベルがバラついたときの時定数の変動量を比
較したものである。図において、１４５がレベル検出回
路のスレショールドレベルのバラツキを示し、１７１．
１７２がそれぞれ実施例回路と従来例回路の時定数の変
動量を示している。
る時定数回路とにおいて、レベル検出回路４０のスレシ
ョールドレベルがバラついたときの時定数の変動量を比
較したものである。図において、１４５がレベル検出回
路のスレショールドレベルのバラツキを示し、１７１．
１７２がそれぞれ実施例回路と従来例回路の時定数の変
動量を示している。
第６図は本発明の別の実施例に係る時定数回路であり、
第２図と同じ番号は同じものを示している。本実施例で
は電源端子１には正電源が、電源端子２には負電源が印
加されている。この場合の容量素子ＯＳに充電される充
電量は正電源ｌと負電源２の電圧レベルによって制御可
能である。例゛えば電源１と電源２の電圧レベルの差を
大きくすると、第３図と同じ容量のａｓ ＋ ０４を用
いても大きな時定数を得ることができる効果がある。但
し、第６図は本発明のさらに別の実施例に係る時定数回
路であり、エンハンスメント／ディプリーション型ＮＭ
ＯＳモノリシック集積回路で実現した回路である。第２
図と同じ番号は同じものを示して−いる。図において５
８．６８はディプリーション型Ｎチャンネルトランジス
タであり、その他はエンハンスメントＮチャンネルトラ
ンジスタである。
第２図と同じ番号は同じものを示している。本実施例で
は電源端子１には正電源が、電源端子２には負電源が印
加されている。この場合の容量素子ＯＳに充電される充
電量は正電源ｌと負電源２の電圧レベルによって制御可
能である。例゛えば電源１と電源２の電圧レベルの差を
大きくすると、第３図と同じ容量のａｓ ＋ ０４を用
いても大きな時定数を得ることができる効果がある。但
し、第６図は本発明のさらに別の実施例に係る時定数回
路であり、エンハンスメント／ディプリーション型ＮＭ
ＯＳモノリシック集積回路で実現した回路である。第２
図と同じ番号は同じものを示して−いる。図において５
８．６８はディプリーション型Ｎチャンネルトランジス
タであり、その他はエンハンスメントＮチャンネルトラ
ンジスタである。
この実施例に係る回路の動作は第３図のものと同じであ
り、従って同等の効果が得られる。
り、従って同等の効果が得られる。
以上説明したように本発明によれば、特に大きな容量を
必要としないで大きな時定数を得ることもできるのでモ
ノリシック集積回路で形成することに適している。また
電源電圧の変動や温度変動に対しても安定した動作が可
能である。さらに他の回路の誤動作の原因を与える時定
数検電時のチャタリングの防止が可能である。
必要としないで大きな時定数を得ることもできるのでモ
ノリシック集積回路で形成することに適している。また
電源電圧の変動や温度変動に対しても安定した動作が可
能である。さらに他の回路の誤動作の原因を与える時定
数検電時のチャタリングの防止が可能である。
第１図（４）は従来例に係るスイッチト・キャパシタを
用いた時定数回路の回路図、第１図（ト）は第１図（４
）の回路の動作説明のための波形図である。第２図は本
発明の実施例に係る時定数回路の回路図であり、第３図
は第２図の回路の動作説明のための波形図である。第４
図は本発明の実施例に係る時定数回路と従来例に係る時
定数回路とにおいて、レベル検出回路４０のスレショー
ルドレベルがバラついたときの時定数変動量の比較図で
ある。第５図、第６図はそれぞれ本発明の別の実施例に
係１・・・第１の電源（ＶＤＤ ） ２・・・第２の電源（Ｖｓｓ） ８・・・レベル検出回路の出力端子 ４．６・・・レベル検出回路の入力端子５．７・・・ス
イッチ素子間の端子 １１・・・第１の制御信号 １２・・・第２の制御信号 １８・・・第３の制御信号 ２１．２８・・・第１の容量素子 ２２．２４・・・第２の容量素子 ８１・・・リセット用素子 ８２・・・第１のスイッチ素子 ８８・・・第２のスイッチ素子 ４０・・・レベル検知素子 ６０・・・反転増幅器 特許出願人 日本電気株式会社 第１ 図（Ａ） 第１ 図（Ｂ）
用いた時定数回路の回路図、第１図（ト）は第１図（４
）の回路の動作説明のための波形図である。第２図は本
発明の実施例に係る時定数回路の回路図であり、第３図
は第２図の回路の動作説明のための波形図である。第４
図は本発明の実施例に係る時定数回路と従来例に係る時
定数回路とにおいて、レベル検出回路４０のスレショー
ルドレベルがバラついたときの時定数変動量の比較図で
ある。第５図、第６図はそれぞれ本発明の別の実施例に
係１・・・第１の電源（ＶＤＤ ） ２・・・第２の電源（Ｖｓｓ） ８・・・レベル検出回路の出力端子 ４．６・・・レベル検出回路の入力端子５．７・・・ス
イッチ素子間の端子 １１・・・第１の制御信号 １２・・・第２の制御信号 １８・・・第３の制御信号 ２１．２８・・・第１の容量素子 ２２．２４・・・第２の容量素子 ８１・・・リセット用素子 ８２・・・第１のスイッチ素子 ８８・・・第２のスイッチ素子 ４０・・・レベル検知素子 ６０・・・反転増幅器 特許出願人 日本電気株式会社 第１ 図（Ａ） 第１ 図（Ｂ）
Claims (6)
- （１）第１の電源端子と第２の電源端子とを備えた反転
増幅器と、 前記反転増幅器の入力端子と出力端子間に接続された第
１の容量素子と、 前記反転増幅器の入力端子と第１のバイアス端子間に接
続され、第１の制御信号によりスイッチング制御される
第１のスイッチ素子と、一端が第２のバイアス端子に接
続された第２の容量素子と、 前記第２の容量素子の他端と前記反転増幅器の入力端子
間に接続され、第２の制御信号によりスイッチング制御
される第２のスイッチ素子と、 前記第２の容量素子の端子間に並列接続され、第３の制
御信号によりスイッチング制御される第３のスイッチ素
子と、 前記反転増幅器の出力端子に接続されたレベル検出器と
を有する時定数回路。 - （２）前記第１のバイアス端子が前記第１又は第２の電
源端子に接続されていることを特徴とする特許請求の範
囲第１項に記載の時定数回路。 - （３）前記第２のバイアス端子が前記第１又は第２の電
源端子に接続されていることを特徴とする特許請求の範
囲第１項又は第２項に記載の時定数回路。 - （４）前記反転増幅器は１個の駆動素子と１個の負荷素
子とによつて形成されていることを特徴とする特許請求
の範囲第１〜第３項のいずれかに記載の時定数回路。 - （５）前記レベル検出器は第２の反転増幅器であること
を特徴とする特許請求の範囲第１〜第４項のいずれかに
記載の時定数回路。 - （６）前記反転増幅器、前記スイッチ素子及び前記容量
素子はＭＯＳモノリシック集積回路により形成されてい
ることを特徴とする特許請求の範囲第１〜第５項のいず
れかに記載の時定数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134302A JPS6113814A (ja) | 1984-06-29 | 1984-06-29 | 時定数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134302A JPS6113814A (ja) | 1984-06-29 | 1984-06-29 | 時定数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6113814A true JPS6113814A (ja) | 1986-01-22 |
Family
ID=15125105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59134302A Pending JPS6113814A (ja) | 1984-06-29 | 1984-06-29 | 時定数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266920A (ja) * | 1987-04-23 | 1988-11-04 | Rohm Co Ltd | 遅延回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4971858A (ja) * | 1972-11-10 | 1974-07-11 | ||
| JPS58136136A (ja) * | 1982-02-05 | 1983-08-13 | Ricoh Co Ltd | 間欠駆動型時定数回路 |
-
1984
- 1984-06-29 JP JP59134302A patent/JPS6113814A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4971858A (ja) * | 1972-11-10 | 1974-07-11 | ||
| JPS58136136A (ja) * | 1982-02-05 | 1983-08-13 | Ricoh Co Ltd | 間欠駆動型時定数回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266920A (ja) * | 1987-04-23 | 1988-11-04 | Rohm Co Ltd | 遅延回路 |
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