JPH0460836A - 先行制御装置 - Google Patents
先行制御装置Info
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- JPH0460836A JPH0460836A JP2171440A JP17144090A JPH0460836A JP H0460836 A JPH0460836 A JP H0460836A JP 2171440 A JP2171440 A JP 2171440A JP 17144090 A JP17144090 A JP 17144090A JP H0460836 A JPH0460836 A JP H0460836A
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- 238000006073 displacement reaction Methods 0.000 claims abstract description 13
- 230000010365 information processing Effects 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想記憶空間を有し、命令の先取りを行なうパ
イプライン構成の情報処理装置に関し、特に、相対分岐
命令の分岐先の命令を高速に先取りすることができる先
行制御装置に関する。
イプライン構成の情報処理装置に関し、特に、相対分岐
命令の分岐先の命令を高速に先取りすることができる先
行制御装置に関する。
従来、この種の先行制御装置は相対分岐命令の分岐先の
命令を取出す場合、相対分岐命令を取出した論理アドレ
スに上記命令、の分岐ディスプレースメントを加算して
分岐先の論理アドレスを求めた後、絶対アドレス変換を
行ない、絶対アドレス変換によって求めた絶対アドレス
に基づいて分岐先の命令を取出すようにしている。また
、この他にも、前回相対分岐命令を実行した時に求まっ
た分岐先の絶対アドレスをテーブル等の記憶手段に記憶
させておき、再び上記命令を実行する場合は上記の記憶
手段に記憶されている絶対アドレスを分岐先の命令の絶
対アドレスとする装置も提案されている。
命令を取出す場合、相対分岐命令を取出した論理アドレ
スに上記命令、の分岐ディスプレースメントを加算して
分岐先の論理アドレスを求めた後、絶対アドレス変換を
行ない、絶対アドレス変換によって求めた絶対アドレス
に基づいて分岐先の命令を取出すようにしている。また
、この他にも、前回相対分岐命令を実行した時に求まっ
た分岐先の絶対アドレスをテーブル等の記憶手段に記憶
させておき、再び上記命令を実行する場合は上記の記憶
手段に記憶されている絶対アドレスを分岐先の命令の絶
対アドレスとする装置も提案されている。
上述した従来技術の内、前者は分岐先の論理アドレスを
求めた後、絶対アドレス変換を行なうものであるので、
絶対アドレスを求めるまでに数サイクルを要し、次命令
を取出すまでに時間がかかるという問題があった。また
、後者は、次のサイクルで分岐先の絶対アドレスを求め
ることができるため、前者に比べて処理を高速化するこ
とはできるが、分岐先の絶対アドレスを記憶しておくた
めのテーブル等の記憶手段が必要となるため、ハードウ
ェア量が嵩むという問題があった。
求めた後、絶対アドレス変換を行なうものであるので、
絶対アドレスを求めるまでに数サイクルを要し、次命令
を取出すまでに時間がかかるという問題があった。また
、後者は、次のサイクルで分岐先の絶対アドレスを求め
ることができるため、前者に比べて処理を高速化するこ
とはできるが、分岐先の絶対アドレスを記憶しておくた
めのテーブル等の記憶手段が必要となるため、ハードウ
ェア量が嵩むという問題があった。
本発明は少ないハードウェア量で、相対分岐命令の分岐
先の命令を高速に取り出せるようにすることにある。
先の命令を高速に取り出せるようにすることにある。
本発明は上記目的を達成するため、
仮想記憶空間を有し、命令の先取りを行なうパイプライ
ン構成の情報処理装置に使用される先行制御装置に於い
て、 先取りした命令が相対分岐命令であるか否かを判定する
第１の判定手段と、 該第１の判定手段で前記先取りした命令が相対分岐命令
であると判定されることにより、前記先取りした相対分
岐命令自身の絶対アドレスのベージ内要素と前記先取り
した相対分岐命令の分岐ディスプレースメントとを加算
する加算手段と、該加算手段の加算結果に基づいて前記
先取りした相対分岐命令の分岐先の命令が前記先取りし
た相対分岐命令と同一ページ内にあるか否かを判定する
第２の判定手段と、 該第２の判定手段で同一ページ内にあると判定されるこ
とにより、前記先取りした相対分岐命令自身の絶対アド
レスのページ先頭アドレスと前記加算手段の加算結果と
を連結したアドレスに基づいて次命令の取出しを行なう
命令取出し手段とを設けたものである。
ン構成の情報処理装置に使用される先行制御装置に於い
て、 先取りした命令が相対分岐命令であるか否かを判定する
第１の判定手段と、 該第１の判定手段で前記先取りした命令が相対分岐命令
であると判定されることにより、前記先取りした相対分
岐命令自身の絶対アドレスのベージ内要素と前記先取り
した相対分岐命令の分岐ディスプレースメントとを加算
する加算手段と、該加算手段の加算結果に基づいて前記
先取りした相対分岐命令の分岐先の命令が前記先取りし
た相対分岐命令と同一ページ内にあるか否かを判定する
第２の判定手段と、 該第２の判定手段で同一ページ内にあると判定されるこ
とにより、前記先取りした相対分岐命令自身の絶対アド
レスのページ先頭アドレスと前記加算手段の加算結果と
を連結したアドレスに基づいて次命令の取出しを行なう
命令取出し手段とを設けたものである。
先取りされた命令は第１の判定手段により相対分岐命令
であるか否かが判定される。第１の判定手段で先取りさ
れた命令が相対分岐命令であると判定されると、加算手
段により先取りされた相対分岐命令自身の絶対アドレス
のページ内要素と相対分岐命令の分岐ディスプレースメ
ントとが加算される。第２の判定手段は加算手段の加算
結果に基づいて相対分岐命令の分岐先が相対分岐命令と
同一ページにあるか否かを判定し、第２の判定手段で分
岐先と相対分岐命令とが同一ページ内に存在すると判定
されることにより、命令取出し手段は相対分岐命令自身
の絶対アドレスのページ先頭アドレスと加算手段の加算
結果とを連結したアドレスに基づいて次命令を取出す。
であるか否かが判定される。第１の判定手段で先取りさ
れた命令が相対分岐命令であると判定されると、加算手
段により先取りされた相対分岐命令自身の絶対アドレス
のページ内要素と相対分岐命令の分岐ディスプレースメ
ントとが加算される。第２の判定手段は加算手段の加算
結果に基づいて相対分岐命令の分岐先が相対分岐命令と
同一ページにあるか否かを判定し、第２の判定手段で分
岐先と相対分岐命令とが同一ページ内に存在すると判定
されることにより、命令取出し手段は相対分岐命令自身
の絶対アドレスのページ先頭アドレスと加算手段の加算
結果とを連結したアドレスに基づいて次命令を取出す。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の実施例のブロック図である。
この実施例の先行制御装置が適用される情報処理装置は
、説明の便宜上、命令取出しに於ける絶対アドレスが３
２ビツト、１ページの大きさが一律４にバイト、命令語
長が一律３２ビット（４バイト）であり、命令は主記憶
装置中に４バイト単位で整列されているものとする。ま
た、分岐命令を取出した場合の次命令の取出し、は−律
に分岐成功側を取出し、上記分岐命令を実行した結果、
分岐不成功であった場合には先行制御をキャンセルし、
命令を取出し直す方式を採用しているとする。
、説明の便宜上、命令取出しに於ける絶対アドレスが３
２ビツト、１ページの大きさが一律４にバイト、命令語
長が一律３２ビット（４バイト）であり、命令は主記憶
装置中に４バイト単位で整列されているものとする。ま
た、分岐命令を取出した場合の次命令の取出し、は−律
に分岐成功側を取出し、上記分岐命令を実行した結果、
分岐不成功であった場合には先行制御をキャンセルし、
命令を取出し直す方式を採用しているとする。
さて、本実施例の先行制御装置は、第１図に示すように
、命令が格納されている主記憶装置（図示せず）の写し
が格納されている命令キャッシュ（ＩＣ）１と、命令取
出しにかかる絶対アドレスが設定される命令アドレスレ
ジスタ（ＩＡＲ）２とを有している。ここで、最も単純
化された構成では命令キャッシュ１は１コンパートメン
ト構成であり、命令アドレスレジスタ２に格納されたア
ドレスにより索引される。また、命令が設定される命令
レジスタ（ＩＲ）３と、外部ユニット（図示せず）から
の命令取出しアドレス５．命令アドレスレジスタ２内の
アドレスに命令語長に対応する［４」を加えたアドレス
６、命令アドレスレジスタ２の上位２０ビツトと加算器
９の加算結果とを連結したアドレス７の内の１つを選択
するセレクタ４と、命令レジスタ３に設定された命令が
分岐命令であるか否かを判定し、分岐命令である場合は
更に相対分岐命令であるが否かを判定するデコーダ８と
、加算器９と、デコーダ８の判定結果と符号ビット１４
と加算器９のキャリー信号１１とに基づいてセレクタ４
を制御するセレクト信号を生成するセレクト信号生成回
路１０と、命令アドレスレジスタ２の下位１２ビツトが
セットされるページ内アドレスレジスク（ＰＡＲ）１２
とを有している。
、命令が格納されている主記憶装置（図示せず）の写し
が格納されている命令キャッシュ（ＩＣ）１と、命令取
出しにかかる絶対アドレスが設定される命令アドレスレ
ジスタ（ＩＡＲ）２とを有している。ここで、最も単純
化された構成では命令キャッシュ１は１コンパートメン
ト構成であり、命令アドレスレジスタ２に格納されたア
ドレスにより索引される。また、命令が設定される命令
レジスタ（ＩＲ）３と、外部ユニット（図示せず）から
の命令取出しアドレス５．命令アドレスレジスタ２内の
アドレスに命令語長に対応する［４」を加えたアドレス
６、命令アドレスレジスタ２の上位２０ビツトと加算器
９の加算結果とを連結したアドレス７の内の１つを選択
するセレクタ４と、命令レジスタ３に設定された命令が
分岐命令であるか否かを判定し、分岐命令である場合は
更に相対分岐命令であるが否かを判定するデコーダ８と
、加算器９と、デコーダ８の判定結果と符号ビット１４
と加算器９のキャリー信号１１とに基づいてセレクタ４
を制御するセレクト信号を生成するセレクト信号生成回
路１０と、命令アドレスレジスタ２の下位１２ビツトが
セットされるページ内アドレスレジスク（ＰＡＲ）１２
とを有している。
次に本実施例の動作を説明する。
命令アドレスレジスタ２には初期設定時、外部からセレ
クタ４を介して命令取出しアドレス５として命令開始ア
ドレスが設定される。以後、命令の取出しはこの命令ア
ドレスレジスタ２に設定されたアドレスによって命令キ
ャッシュ１を索引することにより行なわれ、読出された
命令は命令レジスタ３に設定される。命令レジスタ３に
命令が設定されると、デコーダ８は設定された命令が分
岐命令であるか否かを判定し、分岐命令であると判定し
た場合は更に相対分岐命令であるか否かを判定し、判定
結果をセレクト信号生成回路１０に加える。
クタ４を介して命令取出しアドレス５として命令開始ア
ドレスが設定される。以後、命令の取出しはこの命令ア
ドレスレジスタ２に設定されたアドレスによって命令キ
ャッシュ１を索引することにより行なわれ、読出された
命令は命令レジスタ３に設定される。命令レジスタ３に
命令が設定されると、デコーダ８は設定された命令が分
岐命令であるか否かを判定し、分岐命令であると判定し
た場合は更に相対分岐命令であるか否かを判定し、判定
結果をセレクト信号生成回路１０に加える。
デコーダ８で分岐命令でないと判定された場合は、セレ
クト信号生成回路１０はアドレス６を選択さ廿るセレク
ト信号をセレクタ４に加える。これにより、命令アドレ
スレジスタ２には現在設定されているアドレスに「４」
を加算したアドレスが設定され、次の命令が取り出され
る。以降、取出した命令がデコーダ８により分岐命令で
あると判定されるまで、上記動作が繰返される。
クト信号生成回路１０はアドレス６を選択さ廿るセレク
ト信号をセレクタ４に加える。これにより、命令アドレ
スレジスタ２には現在設定されているアドレスに「４」
を加算したアドレスが設定され、次の命令が取り出され
る。以降、取出した命令がデコーダ８により分岐命令で
あると判定されるまで、上記動作が繰返される。
また、デコーダ８で分岐命令ではあるが、相対分岐命令
ではないことが判定された場合は、セレクト信号生成回
路１０は命令取出しアドレス５を選択させるセレクト信
号をセレクタ４に加える。
ではないことが判定された場合は、セレクト信号生成回
路１０は命令取出しアドレス５を選択させるセレクト信
号をセレクタ４に加える。
これにより、外部ユニット（図示せず）で生成された分
岐先の絶対アドレスが命令アドレスレジスタ２に設定さ
れ、命令キャッシュ１から分岐先の命令が取出される。
岐先の絶対アドレスが命令アドレスレジスタ２に設定さ
れ、命令キャッシュ１から分岐先の命令が取出される。
次に、命令レジスタ３に設定された命令がデコーダ８で
相対分岐命令であると判定された場合の動作を説明する
。
相対分岐命令であると判定された場合の動作を説明する
。
相対分岐命令の分岐先の論理アドレスは相対分岐命令が
格納されていた論理アドレスに対して命令中のディスブ
レースメン１一部（本実施例では下位１２ビツトとする
）により相対的に示される。
格納されていた論理アドレスに対して命令中のディスブ
レースメン１一部（本実施例では下位１２ビツトとする
）により相対的に示される。
ここで、周知のように、論理アドレスの下位］２ビット
、即ち４にハイドのページ内のアドレスは絶対アドレス
のそれに等しい。従って、分岐先のアドレスが相対分岐
命令を取出したページと同一ページに存在する場合は、
分岐先の絶対アドレスの内、上位の２０ビツト、即ちペ
ージの先頭アドレスは上記相対分岐命令を取出したペー
ジの先頭アドレスより求められ、下位１２ビツト、即ち
ページ内アドレスは上記相対分岐命令を取出したページ
内アドレスと命令中のディスブレースメント部とを加算
することにより求めることができる。
、即ち４にハイドのページ内のアドレスは絶対アドレス
のそれに等しい。従って、分岐先のアドレスが相対分岐
命令を取出したページと同一ページに存在する場合は、
分岐先の絶対アドレスの内、上位の２０ビツト、即ちペ
ージの先頭アドレスは上記相対分岐命令を取出したペー
ジの先頭アドレスより求められ、下位１２ビツト、即ち
ページ内アドレスは上記相対分岐命令を取出したページ
内アドレスと命令中のディスブレースメント部とを加算
することにより求めることができる。
本発明はこの点に着目したものである。
命令レジスタ３に相対分岐命令が設定されると、デコー
ダ８は設定された命令が相対分岐命令であることを示す
判定結果をセレクト信号生成回路ｌＯに加える。
ダ８は設定された命令が相対分岐命令であることを示す
判定結果をセレクト信号生成回路ｌＯに加える。
また、命令レジスタ３に相対分岐命令がセットされるご
とにより、加算器９により分岐先のぺ■ ジ内アドレスが求められる。加算器９はページ内アドレ
スレジスタ１２の内容と命令レジスタ３の下位１２ビツ
ト１３の内容と符号ビット１４とを入力とし、符号ビッ
ト１４が“０”の場合、即ち分岐ディスプレースメント
が正の場合はページ内アドレスレジスタ１２の内容と命
令レジスタ３の下位１２ビツト１３の内容とを加算し、
桁上げが生じることによりキャリー信号１１を“１”と
し、符号ビット１４が“１”の場合、即ち分岐ディスプ
レースメントが負の場合はページ内アドレスレジスタ１
２の内容から命令レジスタ３の下位１２ビツト１３の内
容を減算し、桁借りが生じることによりキャリー信号１
１を０″とするものである。ここで、命令レジスタ３に
相対分岐命令が設定された場合、ページ内アドレスレジ
スタ１２の内容は上記相対分岐命令を取出したページ内
アドレスを、命令レジスタ３の下位１２ビツト１３は分
岐ディスプレースメントを、符号ビット１４は分岐ディ
スプレースメントが正か負かを示しているので、加算器
９の加算結果は分岐先のページ内アドレスを示すことに
なる。
とにより、加算器９により分岐先のぺ■ ジ内アドレスが求められる。加算器９はページ内アドレ
スレジスタ１２の内容と命令レジスタ３の下位１２ビツ
ト１３の内容と符号ビット１４とを入力とし、符号ビッ
ト１４が“０”の場合、即ち分岐ディスプレースメント
が正の場合はページ内アドレスレジスタ１２の内容と命
令レジスタ３の下位１２ビツト１３の内容とを加算し、
桁上げが生じることによりキャリー信号１１を“１”と
し、符号ビット１４が“１”の場合、即ち分岐ディスプ
レースメントが負の場合はページ内アドレスレジスタ１
２の内容から命令レジスタ３の下位１２ビツト１３の内
容を減算し、桁借りが生じることによりキャリー信号１
１を０″とするものである。ここで、命令レジスタ３に
相対分岐命令が設定された場合、ページ内アドレスレジ
スタ１２の内容は上記相対分岐命令を取出したページ内
アドレスを、命令レジスタ３の下位１２ビツト１３は分
岐ディスプレースメントを、符号ビット１４は分岐ディ
スプレースメントが正か負かを示しているので、加算器
９の加算結果は分岐先のページ内アドレスを示すことに
なる。
セレクト信号生成回路１０は命令レジスタ３に設定され
た命令が相対分岐命令であるとデコーダ８で判定される
と、加算器９のキャリー信号１１及び符号ビット１４に
基づいて以下の処理を行なう。
た命令が相対分岐命令であるとデコーダ８で判定される
と、加算器９のキャリー信号１１及び符号ビット１４に
基づいて以下の処理を行なう。
ここで、キャリー信号１１と符号ビット１４との組み合
わせは下記（ａ）〜（ｄ）の４通りがある。
わせは下記（ａ）〜（ｄ）の４通りがある。
（ａｌ 符号ビア）１４及びキャリー信号１１が共に
０” （ｂｌ 符号ビット１４が“０”で、キャリー信号１
１が１” （Ｃ１符号ビット１４及びキャリー信号１１が共に″
１ ″ ！ｄ） 符号ビット１４が“１”で、キャリー信号１
１がＯ″ 上記４つの組み合わせの内、（ａｌ、 （ｄ）は相対分
岐命令と分岐先とが同一ページ内に存在する場合、（ｂ
ｌ、 （Ｃ）は同一ページにない場合の符号ビット１４
とキャリー信号１１との組み合わせである。
０” （ｂｌ 符号ビット１４が“０”で、キャリー信号１
１が１” （Ｃ１符号ビット１４及びキャリー信号１１が共に″
１ ″ ！ｄ） 符号ビット１４が“１”で、キャリー信号１
１がＯ″ 上記４つの組み合わせの内、（ａｌ、 （ｄ）は相対分
岐命令と分岐先とが同一ページ内に存在する場合、（ｂ
ｌ、 （Ｃ）は同一ページにない場合の符号ビット１４
とキャリー信号１１との組み合わせである。
そこで、符号ビット１４とキャリー信号１１との組み合
わせが（ｂ）、 （ｅ）の場合、即ち、相対分岐命令と
分岐先とが同一ページにない場合は、外部ユニットによ
る絶対アドレス変換結果を命令アドレスレジスタ２に設
定することが必要になるため、セレクト信号生成回路Ｉ
Ｏは命令取出しアドレス５を選択させるセレクト信号を
セレクタ４に加える。これにより、外部ユニットによる
絶対アドレス変換結果が命令アドレスレジスタ２に設定
され、次命令の取出しが行なわれる。
わせが（ｂ）、 （ｅ）の場合、即ち、相対分岐命令と
分岐先とが同一ページにない場合は、外部ユニットによ
る絶対アドレス変換結果を命令アドレスレジスタ２に設
定することが必要になるため、セレクト信号生成回路Ｉ
Ｏは命令取出しアドレス５を選択させるセレクト信号を
セレクタ４に加える。これにより、外部ユニットによる
絶対アドレス変換結果が命令アドレスレジスタ２に設定
され、次命令の取出しが行なわれる。
また、符号ビット１４とキャリー信号１１との組み合わ
せがＴａ＋、 （ｄｌの場合、即ち、相対分岐命令と分
岐先とが同一ページに存在する場合は、分岐先の先頭ア
ドレスは相対分岐命令を取出したページの先頭アドレス
、即ち命令レジスタの上位２０ビツトであり、ページ内
アドレスは加算器９の加算結果であるので、両者を連結
した相対分岐先アドレス７を選択させるセレクト信号を
セレクタ４に加える。これにより、ページの先頭アドレ
スとページ内アドレスとを連結した相対分岐先アドレス
フが命令アドレスレジスタ２に設定され、次命令の取出
しが行なわれる。
せがＴａ＋、 （ｄｌの場合、即ち、相対分岐命令と分
岐先とが同一ページに存在する場合は、分岐先の先頭ア
ドレスは相対分岐命令を取出したページの先頭アドレス
、即ち命令レジスタの上位２０ビツトであり、ページ内
アドレスは加算器９の加算結果であるので、両者を連結
した相対分岐先アドレス７を選択させるセレクト信号を
セレクタ４に加える。これにより、ページの先頭アドレ
スとページ内アドレスとを連結した相対分岐先アドレス
フが命令アドレスレジスタ２に設定され、次命令の取出
しが行なわれる。
以上説明したように、本発明は、相対分岐命令とその分
岐先とが同一ページに存在する場合、相対分岐命令のデ
ィスプレースメントと相対分岐命令自身の絶対アドレス
のページ内要素との加算結果と、相対分岐命令自身の絶
対アドレスのページ先頭アドレスとを連結したアドレス
に基づいて次命令を取出すようにしたものであり、相対
分岐命令とその分岐先とが異なるページになる確率は一
般のプログラム構造からして稀少であるため、絶対アド
レスの変換結果を常に待ち合わせる従来装置に比べて相
対分岐命令の先取りを高速に行なうことが可能になる効
果がある。また、相対分岐命令の分岐先アドレスを動的
に計算して求めるので、前回相対分岐命令が実行された
ときの分岐先の絶対アドレスを記憶する従来装置に比べ
て記憶の為のハードウェア量を大幅に削減することがで
きる効果もある。
岐先とが同一ページに存在する場合、相対分岐命令のデ
ィスプレースメントと相対分岐命令自身の絶対アドレス
のページ内要素との加算結果と、相対分岐命令自身の絶
対アドレスのページ先頭アドレスとを連結したアドレス
に基づいて次命令を取出すようにしたものであり、相対
分岐命令とその分岐先とが異なるページになる確率は一
般のプログラム構造からして稀少であるため、絶対アド
レスの変換結果を常に待ち合わせる従来装置に比べて相
対分岐命令の先取りを高速に行なうことが可能になる効
果がある。また、相対分岐命令の分岐先アドレスを動的
に計算して求めるので、前回相対分岐命令が実行された
ときの分岐先の絶対アドレスを記憶する従来装置に比べ
て記憶の為のハードウェア量を大幅に削減することがで
きる効果もある。
ｑ
第１図は本発明の実施例のブロック図である。
図に於いて、１・・・命令キャッシュ、２・・・命令ア
ドレスレジスタ、３・・・命令レジスタ、４・・・セレ
クタ、８・・・デコーダ、９・・・加算器、１０・・・
セレクト信号生成回路、１２・・・ページ内アドレスレ
ジスタ。
ドレスレジスタ、３・・・命令レジスタ、４・・・セレ
クタ、８・・・デコーダ、９・・・加算器、１０・・・
セレクト信号生成回路、１２・・・ページ内アドレスレ
ジスタ。
Claims (3)
- （１）仮想記憶空間を有し、命令の先取りを行なうパイ
プライン構成の情報処理装置に使用される先行制御装置
に於いて、 先取りした命令が相対分岐命令であるか否かを判定する
第１の判定手段と、 該第１の判定手段で前記先取りした命令が相対分岐命令
であると判定されることにより、前記先取りした相対分
岐命令自身の絶対アドレスのページ内要素と前記先取り
した相対分岐命令の分岐ディスプレースメントとを加算
する加算手段と、該加算手段の加算結果に基づいて前記
先取りした相対分岐命令の分岐先の命令が前記先取りし
た相対分岐命令と同一ページ内にあるか否かを判定する
第２の判定手段と、 該第２の判定手段で同一ページ内にあると判定されるこ
とにより、前記先取りした相対分岐命令自身の絶対アド
レスのページ先頭アドレスと前記加算手段の加算結果と
を連結したアドレスに基づいて次命令の取出しを行なう
命令取出し手段とを含むことを特徴とする先行制御装置
。 - （２）前記第２の判定手段は前記分岐ディスプレースメ
ントが正の値の時、前記加算手段の加算結果に桁上げが
生じることにより、前記先取りした相対分岐命令と該相
対分岐命令の分岐先の命令とが同一ページ内に存在しな
いと判定することを特徴とする請求項１記載の先行制御
装置。 - （３）前記第２の判定手段は前記分岐ディスプレースメ
ントが負の値の時、前記加算手段の加算結果に桁借りが
生じることにより、前記先取りした相対分岐命令と該相
対分岐命令の分岐先の命令とが同一ページ内に存在しな
いと判定することを特徴とする請求項１記載の先行制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171440A JP2560520B2 (ja) | 1990-06-29 | 1990-06-29 | 先行制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171440A JP2560520B2 (ja) | 1990-06-29 | 1990-06-29 | 先行制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0460836A true JPH0460836A (ja) | 1992-02-26 |
| JP2560520B2 JP2560520B2 (ja) | 1996-12-04 |
Family
ID=15923164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171440A Expired - Fee Related JP2560520B2 (ja) | 1990-06-29 | 1990-06-29 | 先行制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560520B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282035A (en) * | 1975-12-27 | 1977-07-08 | Yokogawa Hokushin Electric Corp | Data processing unit |
| JPS59105148A (ja) * | 1982-12-06 | 1984-06-18 | Sanyo Electric Co Ltd | マイクロプログラム制御方式の中央処理装置 |
-
1990
- 1990-06-29 JP JP2171440A patent/JP2560520B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282035A (en) * | 1975-12-27 | 1977-07-08 | Yokogawa Hokushin Electric Corp | Data processing unit |
| JPS59105148A (ja) * | 1982-12-06 | 1984-06-18 | Sanyo Electric Co Ltd | マイクロプログラム制御方式の中央処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560520B2 (ja) | 1996-12-04 |
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