JPS61161551A - パフオ−マンスアナライザ - Google Patents
パフオ−マンスアナライザInfo
- Publication number
- JPS61161551A JPS61161551A JP60001961A JP196185A JPS61161551A JP S61161551 A JPS61161551 A JP S61161551A JP 60001961 A JP60001961 A JP 60001961A JP 196185 A JP196185 A JP 196185A JP S61161551 A JPS61161551 A JP S61161551A
- Authority
- JP
- Japan
- Prior art keywords
- address
- counter
- detection circuit
- running
- target
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロ七、す応用機器のソフトウェア開
発時などに有用なパフォーマンスアナライザの改良に関
する。
発時などに有用なパフォーマンスアナライザの改良に関
する。
（ｒｊｔ来の技術）
従来よシ、マイクロプロ七、すのプログラム処理時間を
測定することのできるパフォーマンスアナライザがある
。このアナライザは、マイクロプロ七、す応用機器のソ
フトウェア開発などにおいて実行時間短縮や処理性能の
向上を目指すために利用されている。
測定することのできるパフォーマンスアナライザがある
。このアナライザは、マイクロプロ七、す応用機器のソ
フトウェア開発などにおいて実行時間短縮や処理性能の
向上を目指すために利用されている。
（発明が解決するための問題点）
しかしながら、従来のパフォーマンスアナライザでは、
第３図に示すように作成したプログラムのＡ、Ｂ ２点
間を通過する時間の計測にとどまっていた。プログラム
設計者はＡ、８間の実行時間を短くシ、処理性能の重上
を目指すわけであるが、このプログラム中で既に作成済
の標準ユーティリティ等のサブルーチンコールを行りて
いる場合にはそのサブルーチンＣ−４ＤおよびＥ→Ｆの
処理時間も含めた実行時間が測定され、今回設計者が作
成したプログラムのみの処理時間を正確に把握でき難く
、どの部分のプログラムを修正すればパフォーマンスが
向上するのかのみきわめが困難であるという問題があっ
た。
第３図に示すように作成したプログラムのＡ、Ｂ ２点
間を通過する時間の計測にとどまっていた。プログラム
設計者はＡ、８間の実行時間を短くシ、処理性能の重上
を目指すわけであるが、このプログラム中で既に作成済
の標準ユーティリティ等のサブルーチンコールを行りて
いる場合にはそのサブルーチンＣ−４ＤおよびＥ→Ｆの
処理時間も含めた実行時間が測定され、今回設計者が作
成したプログラムのみの処理時間を正確に把握でき難く
、どの部分のプログラムを修正すればパフォーマンスが
向上するのかのみきわめが困難であるという問題があっ
た。
本発明の目的は、このような点に鑑み、予め作成された
処理ルーチン（例えば第３図におけるＣ→ＤやＢ−４Ｆ
の処理ルーチン）を除いた部分の実行時間を測定可能く
したパフォーマンスアナライザを提供することＫある。
処理ルーチン（例えば第３図におけるＣ→ＤやＢ−４Ｆ
の処理ルーチン）を除いた部分の実行時間を測定可能く
したパフォーマンスアナライザを提供することＫある。
（問題点を解決するための手段）
このような目的を達成するための本発明は、実行時間を
測定しようとするプログラム中の先頭アドレスと最終ア
ドレスとを検出する検出する手段と、時間計測を行うカ
ウンタと、前記先頭アドレスと最終アドレス範囲外のア
ドレス走行時には前記カウンタの計数動作を停止するよ
うＫする制御手段を備え、前記先頭アドレスと最終アド
レス間の指定区間においてその区間外にあってコールさ
れるプログラムの走行時間は計数しないようＫしてその
指定区間のプログラム処理時間のみをカウンタよシ得る
ようＫしたことを特徴とする。
測定しようとするプログラム中の先頭アドレスと最終ア
ドレスとを検出する検出する手段と、時間計測を行うカ
ウンタと、前記先頭アドレスと最終アドレス範囲外のア
ドレス走行時には前記カウンタの計数動作を停止するよ
うＫする制御手段を備え、前記先頭アドレスと最終アド
レス間の指定区間においてその区間外にあってコールさ
れるプログラムの走行時間は計数しないようＫしてその
指定区間のプログラム処理時間のみをカウンタよシ得る
ようＫしたことを特徴とする。
（実施例）
以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るパフォーマンスアナライザの要部構成図であ
る。図において、ｌは対象のマイクロプロセッサ（以下
データ、）ＩＪＰと略称する）ノア）”Ｌ／ス情報を取
シ込むデータレジスタ、２は第１のアドレス検出回路、
３は第２のアドレス検出回路である。
発明に係るパフォーマンスアナライザの要部構成図であ
る。図において、ｌは対象のマイクロプロセッサ（以下
データ、）ＩＪＰと略称する）ノア）”Ｌ／ス情報を取
シ込むデータレジスタ、２は第１のアドレス検出回路、
３は第２のアドレス検出回路である。
第１のアドレス検出回路２は、データレジスタ１より出
力されるアドレスが予め設定されたアドレス範囲内にあ
るかどうかを検出するもので、第１のアドレスコンパレ
ータ２１ ト第２のアドレスコンパレータ２２およびフ
リ、プフロ、プ２３よシ構成されている。第１のアドレ
スコンパレータ２１ハ、予め先頭アドレス人が設定され
、データレジスタｌの出力アドレス（ＡＤとする）が人
に一致したときフリップフロップ２３をセットするセッ
ト信号を発生する。他方第２のアドレスフンパレータ２
２も予め最終アドレスＢが設定されていて、ＡＤがＢに
一致したときフリ、ブック、プ２３をり七、ト′するリ
セット信号を送出するようＫなっている。
力されるアドレスが予め設定されたアドレス範囲内にあ
るかどうかを検出するもので、第１のアドレスコンパレ
ータ２１ ト第２のアドレスコンパレータ２２およびフ
リ、プフロ、プ２３よシ構成されている。第１のアドレ
スコンパレータ２１ハ、予め先頭アドレス人が設定され
、データレジスタｌの出力アドレス（ＡＤとする）が人
に一致したときフリップフロップ２３をセットするセッ
ト信号を発生する。他方第２のアドレスフンパレータ２
２も予め最終アドレスＢが設定されていて、ＡＤがＢに
一致したときフリ、ブック、プ２３をり七、ト′するリ
セット信号を送出するようＫなっている。
第２のアドレス検出回路３は、予め設定されたアドレス
（０およびＨとし、Ｇ、Ｈ間は前記Ａ、Ｂ間の範囲を含
む範囲である。）゛の範囲内にあるかどうかを検出する
回路で、第１のアドレスコンパレータ３１と第２のアド
レスコンパレータ３２およびゲート３３より構成されて
いる。第１のアドレスコンパレータはＡＤ）Ｇのとき１
Ｈ６レベルの信号を送出し、第２のアドレスコンパレー
タＡＤ＞ Ｉ（Ｏト！’）！’レベルの信号を送出する
。ゲート３２はこの２つの信号の論理積の信号を出方す
るようＫなっておシ、Ｇ （ＡＤ（Ｈのとき１Ｈルベル
の出力信号を送出する。
（０およびＨとし、Ｇ、Ｈ間は前記Ａ、Ｂ間の範囲を含
む範囲である。）゛の範囲内にあるかどうかを検出する
回路で、第１のアドレスコンパレータ３１と第２のアド
レスコンパレータ３２およびゲート３３より構成されて
いる。第１のアドレスコンパレータはＡＤ）Ｇのとき１
Ｈ６レベルの信号を送出し、第２のアドレスコンパレー
タＡＤ＞ Ｉ（Ｏト！’）！’レベルの信号を送出する
。ゲート３２はこの２つの信号の論理積の信号を出方す
るようＫなっておシ、Ｇ （ＡＤ（Ｈのとき１Ｈルベル
の出力信号を送出する。
５はカウンタで、アドレス検出回路２と３の出力をゲー
ト処理したゲート４の出力をカウントイネーブル信号と
して受け、基本タロ、りを計数する。
ト処理したゲート４の出力をカウントイネーブル信号と
して受け、基本タロ、りを計数する。
なお、データレジスタ１および第１のアドレス検出゛回
路２のフリ、プフロ、プ２３にはターゲ、トＩＪＰ用の
クロックが与えられており、このクロックのタイミング
に同期してそれぞれ記憶動作が行われるようになってい
る。
路２のフリ、プフロ、プ２３にはターゲ、トＩＪＰ用の
クロックが与えられており、このクロックのタイミング
に同期してそれぞれ記憶動作が行われるようになってい
る。
このような構成における動作を次に説明する。
゛ターゲ、））ＩＦのプログラム空間が第２図に示され
るように構成されている場合を例にとる。ここで、プロ
グラム空間Ｐはパフォーマンスを向上させたけ分離され
ロケーシ曹ンされている。
るように構成されている場合を例にとる。ここで、プロ
グラム空間Ｐはパフォーマンスを向上させたけ分離され
ロケーシ曹ンされている。
走行中のデータ、）ｐｐのアドレス情報は、データｙ）
ＩＪＰの動作タイミングに関連してデータレジスタＩＫ
記憶される。記憶されたアドレスＡＤは、アドレス検出
回路２，３へ送出される。アドレスが増加してゆき、Ａ
Ｄ）Ｇになると、第２のアドレス検出回路３の出力が１
Ｈルベルに表る。−力落１のアドレス検出回路２のツリ
、グフｅｒｙプ２３はＡＤくＡの状態であるためそのＱ
出力はＩＬＩレベルであシ、従ってゲート４の出力もｌ
Ｌ″ レベルでありカウンタ５は停止状態にある。
ＩＪＰの動作タイミングに関連してデータレジスタＩＫ
記憶される。記憶されたアドレスＡＤは、アドレス検出
回路２，３へ送出される。アドレスが増加してゆき、Ａ
Ｄ）Ｇになると、第２のアドレス検出回路３の出力が１
Ｈルベルに表る。−力落１のアドレス検出回路２のツリ
、グフｅｒｙプ２３はＡＤくＡの状態であるためそのＱ
出力はＩＬＩレベルであシ、従ってゲート４の出力もｌ
Ｌ″ レベルでありカウンタ５は停止状態にある。
アドレスが進みＡＤ＝ＡＫなった時点でツリ、プフロッ
プ２３はアドレスコンパレータ２１の出力信号でセット
されＱ出力が１Ｈルベルに反転する。
プ２３はアドレスコンパレータ２１の出力信号でセット
されＱ出力が１Ｈルベルに反転する。
これによりゲート４の出力がｌ Ｈｌレベルとなシカウ
ンタ５は基本クロックＣＬＫの計数動作を開始する。ア
ドレスが進み、サブルーチンエリアのアドレスに達する
と、第２のアドレス検出回路３の出力が１もルベルとな
る丸めゲート４の出力もＩｌｌ〜レベルとなりカウンタ
５のクロック計数動作が中断される。
ンタ５は基本クロックＣＬＫの計数動作を開始する。ア
ドレスが進み、サブルーチンエリアのアドレスに達する
と、第２のアドレス検出回路３の出力が１もルベルとな
る丸めゲート４の出力もＩｌｌ〜レベルとなりカウンタ
５のクロック計数動作が中断される。
サブルーチンの実行が終りアドレスが再びプログラムエ
リアＰのアドレスに復帰すると／第２のアドレス検出回
路３の出力は再び１）■ルベルとなる。これによシカウ
ンタ５はクロック計数動作を再開する。計数値は中断前
の値に累積されてゆく。
リアＰのアドレスに復帰すると／第２のアドレス検出回
路３の出力は再び１）■ルベルとなる。これによシカウ
ンタ５はクロック計数動作を再開する。計数値は中断前
の値に累積されてゆく。
このようにしてアドレスＡＤがＢに達するまでクロック
計数が行われ、アドレスがＢを越えるとカウントイネー
ブル信号が常Ｋ ＠Ｌ＠レベルとクロック計数は全く行
われなくなる。
計数が行われ、アドレスがＢを越えるとカウントイネー
ブル信号が常Ｋ ＠Ｌ＠レベルとクロック計数は全く行
われなくなる。
これによシ、サブルーチンプログラム部分を除いたアド
レス検出回路のプログラムにおける実行時間がカウンタ
５よシ得られる。
レス検出回路のプログラムにおける実行時間がカウンタ
５よシ得られる。
なお、アドレスコンパレータ２１．２２ 、３１ ：
３２の設定値は適宜変更可能であり、任意に所望のアド
レスに設定することができる。
３２の設定値は適宜変更可能であり、任意に所望のアド
レスに設定することができる。
第２のアドレス検出回路３は実施例の構成に限定される
ものではなく、例えば通常ＲＡＭが利用され、そこにア
ドレスデータの股定妙１バイｆ’）形式で設定でき、か
つ１ビツトごとに０．１．Ｘ（ドントケアＤｏｎ’ｔ
Ｃａｒｅ を意味する）の設定が可能に構成されたアド
レス検出回路を採用すると、一元的なエリアでなく離散
的なエリア内でのパフォマンス測定が可能となり、よシ
木目細かなパフォーマンス測定ができる。
ものではなく、例えば通常ＲＡＭが利用され、そこにア
ドレスデータの股定妙１バイｆ’）形式で設定でき、か
つ１ビツトごとに０．１．Ｘ（ドントケアＤｏｎ’ｔ
Ｃａｒｅ を意味する）の設定が可能に構成されたアド
レス検出回路を採用すると、一元的なエリアでなく離散
的なエリア内でのパフォマンス測定が可能となり、よシ
木目細かなパフォーマンス測定ができる。
（発明の効果）
以上説明したように１本発明によれば、データ、トＩＪ
Ｐの走行状態にりいて標準サブルーチン走行部とユーザ
作成プログラム走行部に分離して管理するととが可能と
なるため、的確に走行時間を測定することができ、プロ
グラムのどの部分を改良して処理速度を向上すべきかを
容昌に把握することができる。
Ｐの走行状態にりいて標準サブルーチン走行部とユーザ
作成プログラム走行部に分離して管理するととが可能と
なるため、的確に走行時間を測定することができ、プロ
グラムのどの部分を改良して処理速度を向上すべきかを
容昌に把握することができる。
【図面の簡単な説明】
ｆｌＥｘ図は本発明に係るパフォーマンスアナライザの
一実施例を示す要部構成図、第２図はターゲラ）ｕＰの
プログラム空間の一例を示す説明図、第３図は従来のパ
フォーマンスアナライザにおける実行時間計測の様子を
説明するための図である。 ｌ・・・’ｙ’−ｐｖジスタ、２・・・第１のアドレス
検出回路、３・・・第２のアドレス検出回路、４．３３
・・・夛−ト、５川カウンタ、２１．２２．３１．３２
・・・アドレスコンパレータ、２３・・・７リツプフロ
ツプ〇ζ 的 ！−
一実施例を示す要部構成図、第２図はターゲラ）ｕＰの
プログラム空間の一例を示す説明図、第３図は従来のパ
フォーマンスアナライザにおける実行時間計測の様子を
説明するための図である。 ｌ・・・’ｙ’−ｐｖジスタ、２・・・第１のアドレス
検出回路、３・・・第２のアドレス検出回路、４．３３
・・・夛−ト、５川カウンタ、２１．２２．３１．３２
・・・アドレスコンパレータ、２３・・・７リツプフロ
ツプ〇ζ 的 ！−
Claims (1)
- ターゲットマイクロプロセッサからアドレス情報を受け
るデータレジスタと、ターゲットマイクロプロセッサで
実行するプログラムの実行時間測定の先頭アドレス及び
最終アドレスが設定され前記データレジスタから与えら
れるアドレスがこのアドレス間にあるかどうかを検出す
る第１のアドレス検出回路と、前記先頭アドレスと最終
アドレスを含む範囲の特定アドレス範囲が設定され前記
データレジスタから与えられるアドレスがこのアドレス
範囲内にあるかどうかを検出する第２のアドレス検出回
路と、クロックを計数して時間計測を行うカウンタと、
前記第１のアドレス検出回路と第２のアドレス検出回路
の出力に関連して前記カウンタの時間計測動作を制御す
る手段を具備し、前記ターゲットマイクロプロセッサが
前記第２のアドレス検出回路で設定されたアドレス範囲
内でかつ前記第１のアドレス検出回路で設定されたアド
レス間を走行しているときその間の実行時間が前記カウ
ンタより得られるようにしたことを特徴とするパフォー
マンスアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001961A JPS61161551A (ja) | 1985-01-09 | 1985-01-09 | パフオ−マンスアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001961A JPS61161551A (ja) | 1985-01-09 | 1985-01-09 | パフオ−マンスアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161551A true JPS61161551A (ja) | 1986-07-22 |
Family
ID=11516183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001961A Pending JPS61161551A (ja) | 1985-01-09 | 1985-01-09 | パフオ−マンスアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161551A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63130840U (ja) * | 1987-02-18 | 1988-08-26 | ||
| JP2021144265A (ja) * | 2020-03-10 | 2021-09-24 | 株式会社東芝 | プロセッサ性能測定装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5316544A (en) * | 1976-07-29 | 1978-02-15 | Fujitsu Ltd | Recording method of program processing time |
| JPS54139440A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Measuring device for program running time |
| JPS5713560A (en) * | 1980-06-27 | 1982-01-23 | Hitachi Ltd | Instruction executing time measuring circuit of data processing equipment |
| JPS58222359A (ja) * | 1982-06-18 | 1983-12-24 | Mitsubishi Electric Corp | 処理時間測定装置 |
-
1985
- 1985-01-09 JP JP60001961A patent/JPS61161551A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5316544A (en) * | 1976-07-29 | 1978-02-15 | Fujitsu Ltd | Recording method of program processing time |
| JPS54139440A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Measuring device for program running time |
| JPS5713560A (en) * | 1980-06-27 | 1982-01-23 | Hitachi Ltd | Instruction executing time measuring circuit of data processing equipment |
| JPS58222359A (ja) * | 1982-06-18 | 1983-12-24 | Mitsubishi Electric Corp | 処理時間測定装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63130840U (ja) * | 1987-02-18 | 1988-08-26 | ||
| JP2021144265A (ja) * | 2020-03-10 | 2021-09-24 | 株式会社東芝 | プロセッサ性能測定装置 |
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