JPS61164261A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61164261A JPS61164261A JP60006074A JP607485A JPS61164261A JP S61164261 A JPS61164261 A JP S61164261A JP 60006074 A JP60006074 A JP 60006074A JP 607485 A JP607485 A JP 607485A JP S61164261 A JPS61164261 A JP S61164261A
- Authority
- JP
- Japan
- Prior art keywords
- base
- transistors
- emitter region
- emitter
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に並列接続したトランジスタを
有する半導体装置に関する。
有する半導体装置に関する。
従来、大電流を流すためや、カレント・ミラー回路で電
流比をとるだめに、トランジスタを多数個並列に接続す
る場合、第４図に示すように、１つのコレクタ領域９に
１つのベース領域５を設け、このベース領域５内に複数
のエミッタ領域４ａ〜４ｅを設けていた。コレクタ領域
９からの配線８の取り出しはコレクタコンタクト３から
行い、ベース領域５からの配線７の取り出しはベースコ
ンタクト２ａ〜２ｅから行い、エミッタ領域４ａ〜４ｅ
からの配線６の取り出しは各エミッタコンタクトから行
っていた。ベース領域５のコンタクト部２ａ〜２ｅとそ
れに対応するエミッタ領域４ａ〜４ｅとの間隔が全て同
じ間隔で形成さ扛ていた。
流比をとるだめに、トランジスタを多数個並列に接続す
る場合、第４図に示すように、１つのコレクタ領域９に
１つのベース領域５を設け、このベース領域５内に複数
のエミッタ領域４ａ〜４ｅを設けていた。コレクタ領域
９からの配線８の取り出しはコレクタコンタクト３から
行い、ベース領域５からの配線７の取り出しはベースコ
ンタクト２ａ〜２ｅから行い、エミッタ領域４ａ〜４ｅ
からの配線６の取り出しは各エミッタコンタクトから行
っていた。ベース領域５のコンタクト部２ａ〜２ｅとそ
れに対応するエミッタ領域４ａ〜４ｅとの間隔が全て同
じ間隔で形成さ扛ていた。
上述した従来の並列接続されたトランジスタは、同一構
造のトランジスタを並列にならべるようにしているため
、ベース領域５のコンタクト部２ａ〜２ｅとそれぞれに
対応するエミッタ領域４ａ〜４ｅとの間隔が全て等しく
なっている。そのため、ベースに入力信号が入った場合
、ベースコンタクト２ａ〜２ｅ間の布線抵抗や各エミッ
タコンタクト１間の布線抵抗の影響により、それぞれの
トランジスタはかかる電圧が異なり均等に働かば電流集
中を生じたり電流比がとれないなどという欠点があった
。
造のトランジスタを並列にならべるようにしているため
、ベース領域５のコンタクト部２ａ〜２ｅとそれぞれに
対応するエミッタ領域４ａ〜４ｅとの間隔が全て等しく
なっている。そのため、ベースに入力信号が入った場合
、ベースコンタクト２ａ〜２ｅ間の布線抵抗や各エミッ
タコンタクト１間の布線抵抗の影響により、それぞれの
トランジスタはかかる電圧が異なり均等に働かば電流集
中を生じたり電流比がとれないなどという欠点があった
。
本発明は、半導体主面上に形成されたトランジスタが少
なくとも２つ以上並列に接続された半導体集積回路にお
いて、並列接続されたそれぞれのトランジスタのベース
コンタクトとそれに対応するエミッタとの間隔が構成ト
ランジスタにより異なっている構造を有している。
なくとも２つ以上並列に接続された半導体集積回路にお
いて、並列接続されたそれぞれのトランジスタのベース
コンタクトとそれに対応するエミッタとの間隔が構成ト
ランジスタにより異なっている構造を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の概略平面図である。
第２図は第１図の等価回路図である。エミッタ領域４ａ
〜４ｅはコンタクト部１を介して配線７に並列に接続さ
れており、ベース領域５もエミッタ領域との距離が異な
るように形成されたコンタクト部２ａ〜２ｅを介して配
線８に接続されている。
〜４ｅはコンタクト部１を介して配線７に並列に接続さ
れており、ベース領域５もエミッタ領域との距離が異な
るように形成されたコンタクト部２ａ〜２ｅを介して配
線８に接続されている。
ここでベースコンタクト部２ｅとエミッタ領域４ｅとの
間のベース抵抗をＲ１、ベースコンタクト部２ｄとエミ
ッタ領域４ｄとの間のベース抵抗をＲ２、ベースコンタ
クト部２ｄとエミッタ領域２ｅとの間の配線の布線抵抗
をＲ３、エミッタコンタクト部４ｄと４ｅとの間の配線
の布線抵抗をＲ４、エミッタ領域４ｅのトランジスタに
流れるベース電離をＩｅ、エミッタ領域４ｄのトランジ
スタに流れるベース電流を■ｄ、エミッタ領域４ｅのト
ランジスタの電流増幅率をり、Ｆ、とすると、次の式が
成立する。
間のベース抵抗をＲ１、ベースコンタクト部２ｄとエミ
ッタ領域４ｄとの間のベース抵抗をＲ２、ベースコンタ
クト部２ｄとエミッタ領域２ｅとの間の配線の布線抵抗
をＲ３、エミッタコンタクト部４ｄと４ｅとの間の配線
の布線抵抗をＲ４、エミッタ領域４ｅのトランジスタに
流れるベース電離をＩｅ、エミッタ領域４ｄのトランジ
スタに流れるベース電流を■ｄ、エミッタ領域４ｅのト
ランジスタの電流増幅率をり、Ｆ、とすると、次の式が
成立する。
ＩｄＲ２＝ Ｉｅ （Ｒｔ−１−Ｒ３−１−ｈ、Ｅ−Ｒ
４） −（１）ここで、エミッタ領域４ｅを含む
トランジスタとエミッタ領域４ｄを含むトランジスタと
が均等に働くだめにはベース電流Ｉｄ＝Ｉｅであるから
、ベース抵抗Ｒ２をＲｔ＝Ｒｔ−１−Ｒ：＋−１−ｈｐ
Ｂ −Ｒ４となるように、コンタクト間の布線抵抗分だ
け大きくなるようにベースコンタクト２ｄとエミッタ領
域４ｄとの間隔をとるとこれらトランジスタは均等に働
くことになる。即ち、コンタクト間の布線抵抗分だけベ
ースコンタクト２ｄとエミッタ領域４ｄの間隔をベース
コンタクト２ｅとエミッタ領域４ｅとの間隔より広げｎ
ばよい。エミッタ領域４ａ。
４） −（１）ここで、エミッタ領域４ｅを含む
トランジスタとエミッタ領域４ｄを含むトランジスタと
が均等に働くだめにはベース電流Ｉｄ＝Ｉｅであるから
、ベース抵抗Ｒ２をＲｔ＝Ｒｔ−１−Ｒ：＋−１−ｈｐ
Ｂ −Ｒ４となるように、コンタクト間の布線抵抗分だ
け大きくなるようにベースコンタクト２ｄとエミッタ領
域４ｄとの間隔をとるとこれらトランジスタは均等に働
くことになる。即ち、コンタクト間の布線抵抗分だけベ
ースコンタクト２ｄとエミッタ領域４ｄの間隔をベース
コンタクト２ｅとエミッタ領域４ｅとの間隔より広げｎ
ばよい。エミッタ領域４ａ。
、 ４ｂ、４ｃのトランジスタについても同様であ
る。
る。
第３図は、本発明の他の実施例の概略平面図である。ベ
ースコンタクト２を一定にし、エミッタ領域４ａ〜４ｅ
の方をベースコンタクト２からそれぞれずらして配置し
、ベースコンタクト２とエミッタ領域４ａ〜４ｅとの間
隔が異なるようにしである。
ースコンタクト２を一定にし、エミッタ領域４ａ〜４ｅ
の方をベースコンタクト２からそれぞれずらして配置し
、ベースコンタクト２とエミッタ領域４ａ〜４ｅとの間
隔が異なるようにしである。
以上説明したように本発明は、並列接続したトランジス
タのベースコンタクトと、エミッタ領域の間隔をそれぞ
れ変えることにより、並列接続したすべてのトランジス
タを同等に働かせることができる。
タのベースコンタクトと、エミッタ領域の間隔をそれぞ
れ変えることにより、並列接続したすべてのトランジス
タを同等に働かせることができる。
一第１図は本発明の一実施例を示す概略平面図、第２図
゛ば、第１図の等価回路、第３図は他の実施側番示す概
略平面図、第４図は従来技術を説明す一５＝ る半導体装置の概略平面図。 ■、１ａ〜１ｅ・・・・・・エミッタコンタクト、２，
２ａ〜２ｅ・・・・・・ベースコンタクト、３・・・・
・・コレクタコンタクト、４ａ〜４ｅ・・・・・・エミ
ッタ領域、５・・・・・・ベース領域、６，７．８・・
・・・・配線、９・・・・−・コレクタ領域。
゛ば、第１図の等価回路、第３図は他の実施側番示す概
略平面図、第４図は従来技術を説明す一５＝ る半導体装置の概略平面図。 ■、１ａ〜１ｅ・・・・・・エミッタコンタクト、２，
２ａ〜２ｅ・・・・・・ベースコンタクト、３・・・・
・・コレクタコンタクト、４ａ〜４ｅ・・・・・・エミ
ッタ領域、５・・・・・・ベース領域、６，７．８・・
・・・・配線、９・・・・−・コレクタ領域。
Claims (1)
- 半導体主面上に形成されたトランジスタが少なくとも２
つ以上並列に接続されている半導体集積回路において、
前記並列接続されたそれぞれのトランジスタのベースコ
ンタクトとエミッタ領域との間隔がトランジスタにより
異なっている構造を有することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006074A JPS61164261A (ja) | 1985-01-17 | 1985-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006074A JPS61164261A (ja) | 1985-01-17 | 1985-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61164261A true JPS61164261A (ja) | 1986-07-24 |
Family
ID=11628425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006074A Pending JPS61164261A (ja) | 1985-01-17 | 1985-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61164261A (ja) |
-
1985
- 1985-01-17 JP JP60006074A patent/JPS61164261A/ja active Pending
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