JPS6116552A - 集積回路装置 - Google Patents

集積回路装置

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Publication number
JPS6116552A
JPS6116552A JP60134042A JP13404285A JPS6116552A JP S6116552 A JPS6116552 A JP S6116552A JP 60134042 A JP60134042 A JP 60134042A JP 13404285 A JP13404285 A JP 13404285A JP S6116552 A JPS6116552 A JP S6116552A
Authority
JP
Japan
Prior art keywords
bump
substrate
layer
solder
plating
Prior art date
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Pending
Application number
JP60134042A
Other languages
English (en)
Inventor
Keiji Miyamoto
宮本　圭二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60134042A priority Critical patent/JPS6116552A/ja
Publication of JPS6116552A publication Critical patent/JPS6116552A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1914—Preparing SOI wafers using bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路装置に関する。ここでは特に集積回路
装置等の基板上の所望とする任意の位置にはんだバンプ
電極を形成した集積回路装置について説明する。
はんだバンプ電極（通称ＣＣＢ電極等）の形成された装
置としては、通常、配線完了後のウェハにさらにＳｉｎ
、、５ｉｓＮ４あるいはポリイミド系ポリマー等からな
る絶縁性の保護膜を形成し、所要のバンプ形成位置にお
ける上記保護膜に穴あけを施し、上記穴あけ部に適宜の
バンプ下地膜を介してハンダバンプを形成した集積回路
装置が作られていた。
しかし、上述の如き従来の装置においては、バンプ位置
を基板上の任意の位置に形成するために多層配線構造と
せねばならず、それだけ多くの工数を要する欠点があっ
た。
尚、保護膜の穴あけ部に適宜のバンプ下地膜を介してハ
ンダバンプを形成した集積回路装置については、特開昭
５４−１１３２４６号に記載されている。
本発明は、配線層上の電極部に導通するはんだバンプ電
極を、基板上の任意の位置に容易に形成することができ
る新規な集積回路装置などを提供する目的でなされたも
のである。
本発明の一実施例の概要は配線層の電極部上の保護膜に
穴あけを施した後、全面に例えばＴｉとＣｕ等からなる
メッキ下地膜を形成し、その上に基板上の所望のバンプ
形成位置と、前記配線層の電極部とを結ぶようにパター
ン形成されたＣｒメッキ層を設け、次いで適宜のはんだ
下地層、例えばＮｉ膜を介して上記Ｃ「メッキ層に接続
してはんだバンプを形成し、最後に上記Ｃｒメッキ層お
よびはんだバンプをマスクとし一残余のメッキ下地層を
エンチング除去することを特徴とするものである。
第１図（ａ）乃至（ｅ）は本発明の一実施態様を示す工
程毎の図である。
まず図（ａ）の如く、基板ｌ上に形成された配線層２の
電極部上における保護膜３に穴あけを施す。
次に図の）の如＜Ｔｉ膜４およびＣｕ膜５の二層からな
るメッキ下地層を基板上の全面に形成する。
次いで図（ｃ）の如く、基板上の所望とする任意のバン
ブ形成位置と前記配線層２の電極部上とを結ぶようにパ
ターン形成されたＣｕメッキ層６を設げる。このために
は、Ｃｒ　／　Ｃｕ　／　Ｔ　ｉの重ね膜を形成後、Ｃ
ｒをホトエツチングでバターニングすればよい。
次に図（ｄ）の如く、ホトレジストマスクを用いてバン
ブ形成位置においてＣ「メッキ層に接続するはんだバン
プ７を形成する。ここで、上記ハンダバンプは、例えば
Ｎｉ等からなるバンプ下地膜８を介して前記メッキ下地
層上に形成される。
最後に図（ｅ）の如く、Ｃｒメッキ層６およびハンダバ
ンプ７をマスクとしてメッキ下地層、即ちＣｕ膜５およ
びＴｉ膜６を選択的にエッチ除去する。
上述の如き本発明の一実施態様によれば、数回のメッキ
処理およびエツチングによる導電層により基板上の任意
の位置にはんだバンプを設けることができ、半導体装置
の小型化、高密度化を容易にすることができる。
また、最上面に形成されたＣｒメッキ層ははんだに濡れ
ないため、ハンダバンプが基板上に濡れ広がることがな
い。しかも、バンプな基板上に分散して任意の位置形成
しうるため、ボンディングの際の熱による熱疲労等に対
する寿命をのばすことができる。
【図面の簡単な説明】
第１図（ａ）乃至（ｅ）は本発明の一実施態様を示す工
程毎の集積回路基板の断面図である。 １・・・基板、２・・・配線層、３・・・保護膜、４・
・・Ｔｉ膜、５・・・Ｃｕ膜、６・・・Ｃｒメッキ層、
７・・・バンプ、８・・・バンプ下地層（Ｎｉ）。 １”）ＱＪ 第　　１　　図

Claims (1)

  1. 【特許請求の範囲】 １、（ａ）諸素子の形成された半導体基板と （ｂ）上記半導体基板上に形成された配線層と （ｃ）上記配線層の電極部を除く半導体基板の一主面を
    覆う絶縁膜と （ｄ）上記電極部とバンプ形成位置とを接続する上記絶
    縁膜上に形成された、一番上の層がハンダに濡れにくい
    物質からなる層である、少なくとも２層からなる導電層
    と （ｅ）上記バンプ形成位置に設けられたバンプとからな
    ることを特徴とする集積回路装置。 ２、上記バンプは、その下に必要に応じたバンプ下地層
    を持つことを特徴とする特許請求の範囲第１項記載の集
    積回路装置。
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