JPS61180471A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61180471A JPS61180471A JP60020443A JP2044385A JPS61180471A JP S61180471 A JPS61180471 A JP S61180471A JP 60020443 A JP60020443 A JP 60020443A JP 2044385 A JP2044385 A JP 2044385A JP S61180471 A JPS61180471 A JP S61180471A
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- JP
- Japan
- Prior art keywords
- mos
- resistance
- transistor
- channel
- bipolar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、特に電界効果トランジスタとバイ
ポーラ型トラノンスタを同一基板に形成してなる半導体
装置に関する。
ポーラ型トラノンスタを同一基板に形成してなる半導体
装置に関する。
（従来の技術）
従来の一般的なバイポーラ型半導体集積回路装置（以下
Ｂｉｐ−ＩＣと記す。）の回路図を第３図に示す。同図
から判る様にＢｉｐ−ＩＣで使用ざ几ている抵抗（第３
図での凡、〜Ｒｓ）の値は５８Ω〜２８にΩと使用範囲
が犬きくなっている。
Ｂｉｐ−ＩＣと記す。）の回路図を第３図に示す。同図
から判る様にＢｉｐ−ＩＣで使用ざ几ている抵抗（第３
図での凡、〜Ｒｓ）の値は５８Ω〜２８にΩと使用範囲
が犬きくなっている。
Ｂｉｐ−ＩＣにおける抵抗は、周知の如く拡散層、特に
経済性の見知からＮＰＮ ）ランジスタのベース領域形
成工程と一緒に作り込まれる。−万、拡散層による抵抗
は、第４図（ａｌ 、 （ｂｌに示すように寸法をとる
とき、 Ｒ＝ρｓ ｘＬ／ｗ ＋Ａ ＋ ρ、＝ρ／ｘｊなる式
によりバメーン設計される。ここでＲは抵抗値、ρ、は
シート抵抗値（Ω／口）、Ａは取り出し電極での接触抵
抗値等、Ｌは設計抵抗長、Ｗは設計抵抗幅、ρは拡散層
の抵抗率（Ωｃｍ）、Ｘｊは拡散層の深さである。
経済性の見知からＮＰＮ ）ランジスタのベース領域形
成工程と一緒に作り込まれる。−万、拡散層による抵抗
は、第４図（ａｌ 、 （ｂｌに示すように寸法をとる
とき、 Ｒ＝ρｓ ｘＬ／ｗ ＋Ａ ＋ ρ、＝ρ／ｘｊなる式
によりバメーン設計される。ここでＲは抵抗値、ρ、は
シート抵抗値（Ω／口）、Ａは取り出し電極での接触抵
抗値等、Ｌは設計抵抗長、Ｗは設計抵抗幅、ρは拡散層
の抵抗率（Ωｃｍ）、Ｘｊは拡散層の深さである。
第３図に示し念様なり１ｐ−ＩＣで使用さｎる抵抗値を
前述の式に基いてバターノ設計する場合、ベース拡散層
のみでに製造過程での加工寸法精度が厳しくなったりテ
ップ面積に対する抵抗占有面積が大きくなる欠点を有す
る。この欠点は大規模集権回路を実現するのに際してよ
り大きな困難となる。従って、この様な場合、ベース拡
散層のみで抵抗を作り込むのでなく、例えば低抵抗用及
び又は高抵抗用拡散ｍｔ影形成る工程を新たに設けるこ
とが行なわれる。
前述の式に基いてバターノ設計する場合、ベース拡散層
のみでに製造過程での加工寸法精度が厳しくなったりテ
ップ面積に対する抵抗占有面積が大きくなる欠点を有す
る。この欠点は大規模集権回路を実現するのに際してよ
り大きな困難となる。従って、この様な場合、ベース拡
散層のみで抵抗を作り込むのでなく、例えば低抵抗用及
び又は高抵抗用拡散ｍｔ影形成る工程を新たに設けるこ
とが行なわれる。
一万、ＭＯＳ−ＩＣにおいては、第４図（ａｌ 、 （
ｂｌ Ｋ示した如（、ＭＯＳ）ランジスタを負荷抵抗と
して用いら几ている。周知の如く、こルは、ＭＯＳ−［
Ｃの負荷抵抗が数にΩから数十にΩ程度でＭＯＳトラン
ジスタの抵抗は数百Ωから数にΩでシート抵抗値に換算
すれば数十にΩ／口程度となる。従って、 Ｈｉｐ
−ＩＣの如く拡散Ｊ＠を抵抗に用いるよりＭＯＳ トラ
７ジスタを負荷抵抗として使用する万が面積的に有利で
且つ拡散層を形成する工程が不要である等経済的利点を
有しているからである。
ｂｌ Ｋ示した如（、ＭＯＳ）ランジスタを負荷抵抗と
して用いら几ている。周知の如く、こルは、ＭＯＳ−［
Ｃの負荷抵抗が数にΩから数十にΩ程度でＭＯＳトラン
ジスタの抵抗は数百Ωから数にΩでシート抵抗値に換算
すれば数十にΩ／口程度となる。従って、 Ｈｉｐ
−ＩＣの如く拡散Ｊ＠を抵抗に用いるよりＭＯＳ トラ
７ジスタを負荷抵抗として使用する万が面積的に有利で
且つ拡散層を形成する工程が不要である等経済的利点を
有しているからである。
（発明が解決しようとする問題点）
しかるに、ＭＯＳ素子とバイポーラ素子とを同一基板に
形成し前記の素子特性相互の長所を得る、いわゆるＢｉ
−ＭＯＳ−ＩＣ或はＢｉ −０ＭＯＳ−ＩＣＣ影形成る
場合、単にＭＯＳ素子及びバイポーラ素子が出来る様な
プロセスの組合せでは製造工程が長くなるのは明らかで
ある。
形成し前記の素子特性相互の長所を得る、いわゆるＢｉ
−ＭＯＳ−ＩＣ或はＢｉ −０ＭＯＳ−ＩＣＣ影形成る
場合、単にＭＯＳ素子及びバイポーラ素子が出来る様な
プロセスの組合せでは製造工程が長くなるのは明らかで
ある。
製造工程の短縮化のため、例えばＢｉｐ−ＩＣのＮＰＮ
トランジスタのコレクタ領域とＭＯＳ−ＩＣＯＰチ
ャ／ネルトラノジスタＮ−’）工１し領域とを又、ＮＰ
Ｎトランジスタのエミッタ領域とＮテヤンネルトラノジ
スメのソース・ドレイノ拡散層等が同時に形成すること
が可能である。しかしながら、前述しｔ如（）：（ｉｐ
−ＩＣの抵抗だけで２ｆＬいし３の拡散層形成工程を必
要としＢｉ−ＭＯＳ或はＢｉ−０ＭＯＳ−ＴＣにおいて
は抵抗形成工程の簡略化をすることが出来なかつ友。
トランジスタのコレクタ領域とＭＯＳ−ＩＣＯＰチ
ャ／ネルトラノジスタＮ−’）工１し領域とを又、ＮＰ
Ｎトランジスタのエミッタ領域とＮテヤンネルトラノジ
スメのソース・ドレイノ拡散層等が同時に形成すること
が可能である。しかしながら、前述しｔ如（）：（ｉｐ
−ＩＣの抵抗だけで２ｆＬいし３の拡散層形成工程を必
要としＢｉ−ＭＯＳ或はＢｉ−０ＭＯＳ−ＴＣにおいて
は抵抗形成工程の簡略化をすることが出来なかつ友。
本発明の目的は、上記欠点を除去し、電界効果トランジ
スタとバイポーラトランジスタとを同一半導体基板上に
有し、かつ製造工程を短縮できる半導体装置を提供する
ことにある。
スタとバイポーラトランジスタとを同一半導体基板上に
有し、かつ製造工程を短縮できる半導体装置を提供する
ことにある。
（問題点を鱗形する几めの手段）
本発明の半導体装置は、ノクイポーラ素子とＭＯＳ素子
が同一半導体基板に形成さ几ている半導体装ｔにおいて
、前記半導体装置内にあってノ（イボーラ素子の一端に
接続さｎる抵抗の少なくとも１部の抵抗ｉｊ Ｍ ＯＳ
素子が抵抗として使用されていることを特徴として構成
さｎる。
が同一半導体基板に形成さ几ている半導体装ｔにおいて
、前記半導体装置内にあってノ（イボーラ素子の一端に
接続さｎる抵抗の少なくとも１部の抵抗ｉｊ Ｍ ＯＳ
素子が抵抗として使用されていることを特徴として構成
さｎる。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の回路図である。
バイポーラトランジスタＴｌ〜ｌｒ５に接続される抵抗
のうち、トランジスタＴ１の抵抗にＭＯＳ素子Ｑｓｔ抵
抗として使用している。第３図と比較すｎば明らかなよ
うに、第３図における抵抗Ｒ１をＭＯＳ素子Ｑ５に置換
えである。
のうち、トランジスタＴ１の抵抗にＭＯＳ素子Ｑｓｔ抵
抗として使用している。第３図と比較すｎば明らかなよ
うに、第３図における抵抗Ｒ１をＭＯＳ素子Ｑ５に置換
えである。
このように、ＭＯＳ素子を抵抗に使用することにより、
特別の製造工程を必要とせずにＢ ｉ −ＭＯＳあるい
はＢｉ−０ＭＯＳのＩＣを作ることができるという効果
が得ら几る。特別の製造工程を必要とせずに作ることが
できるということを次に説明する。
特別の製造工程を必要とせずにＢ ｉ −ＭＯＳあるい
はＢｉ−０ＭＯＳのＩＣを作ることができるという効果
が得ら几る。特別の製造工程を必要とせずに作ることが
できるということを次に説明する。
第２図（ａ）〜（ｄｌは第１図に示す実施例の製造方法
を説明するための工程順に示した半導体装置の断面図で
ある。
を説明するための工程順に示した半導体装置の断面図で
ある。
まず、第２図（ａｌに示すように、Ｐ型半導体基板１０
０ ＫフォトレジストをマスクにＭＯＳ トラ７ジス
タのＰチャ／ネル領域となるＮウェル１０１とバイポー
ラＮＰＮ ）う／′）スタのコレクタ領域となるＮウェ
ル１０２ ｋリンのイオン注入とアニールとにより所望
の深さに形成する。次いで、シリコン窒化膜１０３を形
成し、フォトレジスト】０４をマスクに該シリコン窒化
膜１０３を選択エツチングする。
０ ＫフォトレジストをマスクにＭＯＳ トラ７ジス
タのＰチャ／ネル領域となるＮウェル１０１とバイポー
ラＮＰＮ ）う／′）スタのコレクタ領域となるＮウェ
ル１０２ ｋリンのイオン注入とアニールとにより所望
の深さに形成する。次いで、シリコン窒化膜１０３を形
成し、フォトレジスト】０４をマスクに該シリコン窒化
膜１０３を選択エツチングする。
次に、第２図（ｂｌに示すように、フォトレジスト１０
４及びシリコノ窒化膜１０３ をマスクにしてホウ素を
イオン注入することによりチャ／ネルストッパー１０５
ｋ形成し、フォトレジスト１０４を除去した後、シリ
コン窒化膜１０３ ’にマスクにＰ型基板１００ｔ−選
択酸化する。次いで、シリコン窒化膜１０３ ｅ除去し
、熱酸化することにより厚さ５００人のシリコン酸化膜
１０６ ｆｅ影形成る。
４及びシリコノ窒化膜１０３ をマスクにしてホウ素を
イオン注入することによりチャ／ネルストッパー１０５
ｋ形成し、フォトレジスト１０４を除去した後、シリ
コン窒化膜１０３ ’にマスクにＰ型基板１００ｔ−選
択酸化する。次いで、シリコン窒化膜１０３ ｅ除去し
、熱酸化することにより厚さ５００人のシリコン酸化膜
１０６ ｆｅ影形成る。
次いで、フォトレジストのマスク（９示せず）ヲ設け、
ホウ素をイオン注入し、アニールして電気的に活性化と
拡散させることにより所望の深さ金有するベース領域１
０７を形成する。
ホウ素をイオン注入し、アニールして電気的に活性化と
拡散させることにより所望の深さ金有するベース領域１
０７を形成する。
次に、第２図（Ｃ１に示すように、）ｔトレジストを用
い、ＮＰＮ トランジスタ領域のシリコン酸化膜１０６
を選択エッチフグすることにより、コレクタ電極取出し
窓１０８及びエミッタ領域拡散窓１０９１ｃ開孔する。
い、ＮＰＮ トランジスタ領域のシリコン酸化膜１０６
を選択エッチフグすることにより、コレクタ電極取出し
窓１０８及びエミッタ領域拡散窓１０９１ｃ開孔する。
次いで、Ｐチャ／ネルトランジスタのゲート電極及びＮ
ＰＮ トランジスタの工ばツタ及びコレクタ電極となる
多結晶シリコン１１０’ｉ成長し、後工程の熱処理でＮ
ＰＮ ）ラノジスメのエミッタ領域が形成出来る程度
のヒ素を多結晶シリコン１１０の全面にイオノ注入する
。
ＰＮ トランジスタの工ばツタ及びコレクタ電極となる
多結晶シリコン１１０’ｉ成長し、後工程の熱処理でＮ
ＰＮ ）ラノジスメのエミッタ領域が形成出来る程度
のヒ素を多結晶シリコン１１０の全面にイオノ注入する
。
次いで、フォトレジストｔ−マスクにしてＰチャンネル
トランジスタのゲート電極とＮＰＮトランジスタのエミ
ッタ及びコレクタ電極を選択エツチングすることにより
形成する。
トランジスタのゲート電極とＮＰＮトランジスタのエミ
ッタ及びコレクタ電極を選択エツチングすることにより
形成する。
次に、第２図（ｄｌに示すように、アルミニウム等全マ
スクにしＰチャ／ネルトランジスタのソース・ドレイン
領域１１１とＮＰＮ ）ランジスタのベース抵抗を小ざ
くするためのＰ＋拡散鳩１１３となる領域にホウ素をイ
オノ注入する。又、この際必要に応じて８ｉｐ−ＩＣで
使用ざ几る負荷抵抗で低抵抗を作り込むことが可能であ
る（図示せず）。その後、アルミニウムを除去し、アニ
ールすることにより電気的に活性化し、所望の深さまで
拡散する。この際、エミｙり領域１１５及びコレクタ電
極取出し層１１６も活性化、拡散さｆｌＮＰＮ ）ラン
ジスタが形成される。更に装置を完成するためにリンを
含むＣＶＤ酸化膜等の絶縁膜１１４を形成し上層配線と
接続するための開孔窓を開け、上層配線１１７を例えば
アルミニウムの真空蒸着法等により被着し、上層配線を
形成する。
スクにしＰチャ／ネルトランジスタのソース・ドレイン
領域１１１とＮＰＮ ）ランジスタのベース抵抗を小ざ
くするためのＰ＋拡散鳩１１３となる領域にホウ素をイ
オノ注入する。又、この際必要に応じて８ｉｐ−ＩＣで
使用ざ几る負荷抵抗で低抵抗を作り込むことが可能であ
る（図示せず）。その後、アルミニウムを除去し、アニ
ールすることにより電気的に活性化し、所望の深さまで
拡散する。この際、エミｙり領域１１５及びコレクタ電
極取出し層１１６も活性化、拡散さｆｌＮＰＮ ）ラン
ジスタが形成される。更に装置を完成するためにリンを
含むＣＶＤ酸化膜等の絶縁膜１１４を形成し上層配線と
接続するための開孔窓を開け、上層配線１１７を例えば
アルミニウムの真空蒸着法等により被着し、上層配線を
形成する。
尚、一般的にＰチャ／ネルのソース・ドレイン拡散層ｕ
、（Ｐチャ／ネルに限らすＮチャ／ネルでも）ＭＯＳ−
ＩＣにおける配線層としても使わｎ１拡散層のシート抵
抗値が１ＵｔｌΩ／口以下と同様に条件設定されるので
ソース・ドレイン拡散層形成工程で作り込ま几る前述の
低抵抗のシート抵抗としても充分である。又、バイポー
ラＩＣにおける高負荷抵抗としてのＰチャ／ネルトラン
ジスタは第２図ｆｄｌ中のどちらを使用しても良く、バ
ター７設計での自由度を増す利点もある。
、（Ｐチャ／ネルに限らすＮチャ／ネルでも）ＭＯＳ−
ＩＣにおける配線層としても使わｎ１拡散層のシート抵
抗値が１ＵｔｌΩ／口以下と同様に条件設定されるので
ソース・ドレイン拡散層形成工程で作り込ま几る前述の
低抵抗のシート抵抗としても充分である。又、バイポー
ラＩＣにおける高負荷抵抗としてのＰチャ／ネルトラン
ジスタは第２図ｆｄｌ中のどちらを使用しても良く、バ
ター７設計での自由度を増す利点もある。
上記実施例の説明は、バイポーラトランジスタとＰチャ
／ネルトランジスタとの組合せであるＢｉ−ＭＯＳ−Ｉ
Ｃにて行なったが、本発明は、Ｎチャ７ネルトランジス
タ或は相補型となるＰチャンネルとＮチャンネルトラン
ジスタとの組合せでいずれにも適用ざ几る。特に、相補
型の場合、負荷抵抗を低抵抗用としてＮチャ／ネル及び
Ｐチャ／ネルの拡散層のいず１か又は両方が又高抵抗用
としてＮチャ／ネルトランジスタ７Ｐチヤンネルトラン
ジスタのいず几か又は両方使用出来る利点がある。
／ネルトランジスタとの組合せであるＢｉ−ＭＯＳ−Ｉ
Ｃにて行なったが、本発明は、Ｎチャ７ネルトランジス
タ或は相補型となるＰチャンネルとＮチャンネルトラン
ジスタとの組合せでいずれにも適用ざ几る。特に、相補
型の場合、負荷抵抗を低抵抗用としてＮチャ／ネル及び
Ｐチャ／ネルの拡散層のいず１か又は両方が又高抵抗用
としてＮチャ／ネルトランジスタ７Ｐチヤンネルトラン
ジスタのいず几か又は両方使用出来る利点がある。
（発明の効果）
以上説明し友ように、本発明によ几ば、バイポーラ素子
とＭＯＳ素子とを同一半導体基板に形成されるＢｉ−Ｍ
ＯＳあるいはＢｉ−０ＭＯＳ型の半導体装置ｔ−特別の
製造工程を必要とすることなく作ることができるという
効果が得ら几る。
とＭＯＳ素子とを同一半導体基板に形成されるＢｉ−Ｍ
ＯＳあるいはＢｉ−０ＭＯＳ型の半導体装置ｔ−特別の
製造工程を必要とすることなく作ることができるという
効果が得ら几る。
第１図は本発明の一実施例の回路図、第２図（ａｌ〜（
ｄｌは第１図に示す実施例の製造方法を説明する九めの
工程順に示した半導体装置の断面図、第３図は従来のバ
イポーラ型ＩＣの一例の回路図、第４図（ａｌ 、 Ｌ
ｌは従来の半導体抵抗の一例の平面図及び断面図、第５
図（ａ） 、 （ｂｌはＭＯＳ型ＩＣの回路例を示す回
路図である。 １００・・・・・・Ｐ型半導体基板、１０１，１０２・
・・・・・Ｎウェル、１０３・・・・・・シリコ７窒化
膜、１０４ ・・・・・・フォトレジスト、１０５・
・川・チャ７ネルストノバー、１０６・・・・・・シリ
コン酸化膜、ｌｏ７・・・・・・ＮＰＮトランジスタの
ベース領域、１０８・・・・・・コレクタ電極取出し窓
、１０９・・・・・・ＮＰＮ トランジスタのエミッ
タ領域拡散窓、１１０・・・・・・多結晶シリコン、１
１１・・・・・・ソース・ドレイン領域、１１２・°°
°°°高抵抗、１１３・・・・・・ＮＰＮトランジスタ
のＰ拡散層、１１４・・・・・・絶縁膜、１１５・・・
・・・ＮＰＮトランジスタエミッメ領域、１１６・・・
・・・コレクタ電極取出し層、１１７・・・・・・上層
配線％Ｑ１〜Ｑ５・・・・・・ＭＯＳ素子、Ｒ１−１−
ｔ５・・・・・・抵抗、’］’ ｔ〜Ｔ５・・・・・・
パイボーラトラノンスメ。 代理人 弁理士 内 原 晋・ゝ゛゛ゝ￥−２面 子３田 （ｃＬ） （ｂ）序
４固 Ｙぶ回
ｄｌは第１図に示す実施例の製造方法を説明する九めの
工程順に示した半導体装置の断面図、第３図は従来のバ
イポーラ型ＩＣの一例の回路図、第４図（ａｌ 、 Ｌ
ｌは従来の半導体抵抗の一例の平面図及び断面図、第５
図（ａ） 、 （ｂｌはＭＯＳ型ＩＣの回路例を示す回
路図である。 １００・・・・・・Ｐ型半導体基板、１０１，１０２・
・・・・・Ｎウェル、１０３・・・・・・シリコ７窒化
膜、１０４ ・・・・・・フォトレジスト、１０５・
・川・チャ７ネルストノバー、１０６・・・・・・シリ
コン酸化膜、ｌｏ７・・・・・・ＮＰＮトランジスタの
ベース領域、１０８・・・・・・コレクタ電極取出し窓
、１０９・・・・・・ＮＰＮ トランジスタのエミッ
タ領域拡散窓、１１０・・・・・・多結晶シリコン、１
１１・・・・・・ソース・ドレイン領域、１１２・°°
°°°高抵抗、１１３・・・・・・ＮＰＮトランジスタ
のＰ拡散層、１１４・・・・・・絶縁膜、１１５・・・
・・・ＮＰＮトランジスタエミッメ領域、１１６・・・
・・・コレクタ電極取出し層、１１７・・・・・・上層
配線％Ｑ１〜Ｑ５・・・・・・ＭＯＳ素子、Ｒ１−１−
ｔ５・・・・・・抵抗、’］’ ｔ〜Ｔ５・・・・・・
パイボーラトラノンスメ。 代理人 弁理士 内 原 晋・ゝ゛゛ゝ￥−２面 子３田 （ｃＬ） （ｂ）序
４固 Ｙぶ回
Claims (1)
- バイポーラ素子とＭＯＳ素子が同一半導体基板に形成
されている半導体装置において、前記半導体装置内にあ
ってバイポーラ素子の一端に接続される抵抗の少なくと
も１部の抵抗はＭＯＳ素子が抵抗として使用されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020443A JPS61180471A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020443A JPS61180471A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180471A true JPS61180471A (ja) | 1986-08-13 |
Family
ID=12027188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60020443A Pending JPS61180471A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180471A (ja) |
-
1985
- 1985-02-05 JP JP60020443A patent/JPS61180471A/ja active Pending
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