JPH04271432A - 中央演算処理装置のオペランド指定方法及び当該方法を使用する中央演算処理装置 - Google Patents
中央演算処理装置のオペランド指定方法及び当該方法を使用する中央演算処理装置Info
- Publication number
- JPH04271432A JPH04271432A JP3273091A JP3273091A JPH04271432A JP H04271432 A JPH04271432 A JP H04271432A JP 3273091 A JP3273091 A JP 3273091A JP 3273091 A JP3273091 A JP 3273091A JP H04271432 A JPH04271432 A JP H04271432A
- Authority
- JP
- Japan
- Prior art keywords
- data
- operand
- memory
- stored
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、中央演算処理装置（以
下ＣＰＵと記す）のオペランド指定方法及び当該演算方
法を使用する中央演算処理装置に関する。
下ＣＰＵと記す）のオペランド指定方法及び当該演算方
法を使用する中央演算処理装置に関する。
【０００２】
【従来の技術】ＣＰＵが扱うオペランドデータには、レ
ジスタデータ、イミディエイトデータ、メモリデータの
３種類がある。レジスタデータとは、ＣＰＵが内部ハー
ドウェアとして有する１つ以上のレジスタに格納されて
いるデータを示し、イミディエイトデータとは、プログ
ラム中に記述された即値を言う。メモリデータは、ＣＰ
Ｕによって規定されたメモリ内に格納するデータで、Ｃ
ＰＵは一般に広いメモリ空間を効率よく高速にアクセス
可能とするためのアドレッシングモードを備えている。 また、ＣＰＵの命令体系において、アーキテクチャによ
りオペランドの指定方法が複数存在する。加算命令 （
ＡＤＤ）を例に上記指定方法について以下に説明する。 ａ．３オペランド方式 Ｃ ← Ａ ＋ ＢＡ，Ｂ，
Ｃはそれぞれオペランドを示し、命令中で、演算数であ
り第１オペランドに格納されるデータであるＡと、被演
算数であり第２オペランドに格納されるデータであるＢ
とを加算しその加算結果である加算データを第３のオペ
ランドに格納する。このように各データの読み出し、格
納先を３つそれぞれオペランドを独立して指定する。 ｂ．２オペランド方式 Ａ ← Ａ ＋
Ｂ あるいは Ｂ←Ａ＋Ｂ命令中で、
２つのオペランドＡ，Ｂを指定し、演算結果は前記２つ
のオペランドのいずれかに格納され、演算前に格納され
ていたデータを更新する。 ｃ．１オペランド方式 Ａｃｃ ← Ａｃｃ ＋
Ａ あるいは Ａ←Ａｃｃ＋Ａ命令中で
、１つのオペランドＡを指定し、演算用の専用特定レジ
スタである、Ａｃｃにて示すアキュムレータに格納され
ているデータと演算を実施し、その演算結果をアキュム
レータ或は前記指定のオペランドに格納する。
ジスタデータ、イミディエイトデータ、メモリデータの
３種類がある。レジスタデータとは、ＣＰＵが内部ハー
ドウェアとして有する１つ以上のレジスタに格納されて
いるデータを示し、イミディエイトデータとは、プログ
ラム中に記述された即値を言う。メモリデータは、ＣＰ
Ｕによって規定されたメモリ内に格納するデータで、Ｃ
ＰＵは一般に広いメモリ空間を効率よく高速にアクセス
可能とするためのアドレッシングモードを備えている。 また、ＣＰＵの命令体系において、アーキテクチャによ
りオペランドの指定方法が複数存在する。加算命令 （
ＡＤＤ）を例に上記指定方法について以下に説明する。 ａ．３オペランド方式 Ｃ ← Ａ ＋ ＢＡ，Ｂ，
Ｃはそれぞれオペランドを示し、命令中で、演算数であ
り第１オペランドに格納されるデータであるＡと、被演
算数であり第２オペランドに格納されるデータであるＢ
とを加算しその加算結果である加算データを第３のオペ
ランドに格納する。このように各データの読み出し、格
納先を３つそれぞれオペランドを独立して指定する。 ｂ．２オペランド方式 Ａ ← Ａ ＋
Ｂ あるいは Ｂ←Ａ＋Ｂ命令中で、
２つのオペランドＡ，Ｂを指定し、演算結果は前記２つ
のオペランドのいずれかに格納され、演算前に格納され
ていたデータを更新する。 ｃ．１オペランド方式 Ａｃｃ ← Ａｃｃ ＋
Ａ あるいは Ａ←Ａｃｃ＋Ａ命令中で
、１つのオペランドＡを指定し、演算用の専用特定レジ
スタである、Ａｃｃにて示すアキュムレータに格納され
ているデータと演算を実施し、その演算結果をアキュム
レータ或は前記指定のオペランドに格納する。
【０００３】
【発明が解決しようとする課題】上述したａないしｃの
各方式の問題点について考えると、ａに示す３オペラン
ド方式は、オペランドを３つ独立して指定できるので選
択性の点で最も自由度が高い。さらに命令が加算の場合
では、第１オペランドデータ、第２オペランドデータで
ある演算数、被演算数を演算後更新しないようにできる
特徴がある。しかしながら、３つのオペランドを命令中
で指定することは、命令語長が長くなる欠点がある。そ
こで、この欠点の回避法として、モトローラ社 ＭＣ８
８１００のユーザ マニュアルに記載されているが、当
該ＣＰＵに採用され下記のＲＩＳＣアーキテクチャの様
に、３オペランド方式であっても使用できるオペランド
データをメモリでなくレジスタに限定してオペランド選
択性の拡大による命令語長の増加を防止するものがある
。 ａ’ＲＩＳＣの３オペランド方式 Ｒ３←Ｒ１＋Ｒ２ ここで、Ｒ１，Ｒ２，Ｒ３
はレジスタデータである。
各方式の問題点について考えると、ａに示す３オペラン
ド方式は、オペランドを３つ独立して指定できるので選
択性の点で最も自由度が高い。さらに命令が加算の場合
では、第１オペランドデータ、第２オペランドデータで
ある演算数、被演算数を演算後更新しないようにできる
特徴がある。しかしながら、３つのオペランドを命令中
で指定することは、命令語長が長くなる欠点がある。そ
こで、この欠点の回避法として、モトローラ社 ＭＣ８
８１００のユーザ マニュアルに記載されているが、当
該ＣＰＵに採用され下記のＲＩＳＣアーキテクチャの様
に、３オペランド方式であっても使用できるオペランド
データをメモリでなくレジスタに限定してオペランド選
択性の拡大による命令語長の増加を防止するものがある
。 ａ’ＲＩＳＣの３オペランド方式 Ｒ３←Ｒ１＋Ｒ２ ここで、Ｒ１，Ｒ２，Ｒ３
はレジスタデータである。
【０００４】一方、ｃに示す１オペランド方式の場合、
オペランドの選択性の点では自由度が低いが、命令中に
割付けるべき命令語長は短くなる利点を持っている。但
し、ｃにおいては演算対象が常にアキュムレータに格納
されるデータとなるので演算可能なレジスタが限定され
、演算の都度アキュムレータへ演算データを転送して準
備し演算後はアキュムレータから結果データを転送する
必要があり、プログラムサイズ、実行サイクル数を増加
させる欠点がある。従って、両者の中間的な方式である
ｂに示す２オペランド方式は、比較的オペランド選択性
が高く命令語長が短くなることより、複数の演算可能な
レジスタを有するＣＰＵでは２オペランド方式が多用さ
れている。しかしながら２オペランド方式は、上述した
ようにいずれか一方のオペランドに格納されるデータが
演算後更新されてしまうので、演算数、被演算数を変更
せず保持したい場合には、３オペランドに比べて、デー
タの退避のプログラムを追加する必要があるという問題
点がある。又、上述したようにオペランドデータにはレ
ジスタデータ、イミディエイトデータ、メモリデータが
あることより、複数の演算可能なレジスタを有するＣＰ
Ｕの２オペランド方式による上記各データの演算の組合
わせを加算命令に基づいて分類すると以下のｄないしｉ
のようになる。
オペランドの選択性の点では自由度が低いが、命令中に
割付けるべき命令語長は短くなる利点を持っている。但
し、ｃにおいては演算対象が常にアキュムレータに格納
されるデータとなるので演算可能なレジスタが限定され
、演算の都度アキュムレータへ演算データを転送して準
備し演算後はアキュムレータから結果データを転送する
必要があり、プログラムサイズ、実行サイクル数を増加
させる欠点がある。従って、両者の中間的な方式である
ｂに示す２オペランド方式は、比較的オペランド選択性
が高く命令語長が短くなることより、複数の演算可能な
レジスタを有するＣＰＵでは２オペランド方式が多用さ
れている。しかしながら２オペランド方式は、上述した
ようにいずれか一方のオペランドに格納されるデータが
演算後更新されてしまうので、演算数、被演算数を変更
せず保持したい場合には、３オペランドに比べて、デー
タの退避のプログラムを追加する必要があるという問題
点がある。又、上述したようにオペランドデータにはレ
ジスタデータ、イミディエイトデータ、メモリデータが
あることより、複数の演算可能なレジスタを有するＣＰ
Ｕの２オペランド方式による上記各データの演算の組合
わせを加算命令に基づいて分類すると以下のｄないしｉ
のようになる。
【０００５】ｄ． Ｒ１ ← Ｒ１ ＋ Ｒ
２ｅ． Ｒ１ ← Ｒ１ ＋ Ｍ１ｆ．
Ｒ１ ← Ｒ１ ＋ ＩＭ１ｇ． Ｍ１
← Ｍ１ ＋ Ｒ１ｈ． Ｍ１ ← Ｍ１
＋ ＩＭ１ｉ． Ｍ１ ← Ｍ１ ＋
Ｍ２
２ｅ． Ｒ１ ← Ｒ１ ＋ Ｍ１ｆ．
Ｒ１ ← Ｒ１ ＋ ＩＭ１ｇ． Ｍ１
← Ｍ１ ＋ Ｒ１ｈ． Ｍ１ ← Ｍ１
＋ ＩＭ１ｉ． Ｍ１ ← Ｍ１ ＋
Ｍ２
【０００６】これらは以下のことを示している。
即ち、上記ｄはレジスタＲ１に格納されるデータＲ１と
レジスタＲ２に格納されるデータＲ２とを加算し、その
加算結果をレジスタＲ１へ格納することを示し、上記ｅ
はレジスタＲ１に格納されるデータＲ１とメモリＭ１に
格納されるメモリデータＭ１とを加算し、その加算結果
をレジスタＲ１へ格納することを示し、上記ｆはレジス
タＲ１に格納されるデータＲ１とイミディエイトＩＭ１
に格納されるイミディエイトデータＩＭ１とを加算し、
その加算結果をレジスタＲ１へ格納することを示し、上
記ｇはメモリＭ１に格納されるメモリデータＭ１とレジ
スタＲ１に格納されるデータＲ１とを加算し、その加算
結果をメモリＭ１へ格納することを示し、上記ｈはメモ
リＭ１に格納されるメモリデータＭ１とイミディエイト
ＩＭ１に格納されるイミディエイトデータＩＭ１とを加
算し、その加算結果をメモリＭ１へ格納することを示し
、上記ｈはメモリＭ１に格納されるメモリデータＭ１と
メモリＭ２に格納されるメモリデータＭ２とを加算し、
その加算結果をメモリＭ１へ格納することを示している
。
レジスタＲ２に格納されるデータＲ２とを加算し、その
加算結果をレジスタＲ１へ格納することを示し、上記ｅ
はレジスタＲ１に格納されるデータＲ１とメモリＭ１に
格納されるメモリデータＭ１とを加算し、その加算結果
をレジスタＲ１へ格納することを示し、上記ｆはレジス
タＲ１に格納されるデータＲ１とイミディエイトＩＭ１
に格納されるイミディエイトデータＩＭ１とを加算し、
その加算結果をレジスタＲ１へ格納することを示し、上
記ｇはメモリＭ１に格納されるメモリデータＭ１とレジ
スタＲ１に格納されるデータＲ１とを加算し、その加算
結果をメモリＭ１へ格納することを示し、上記ｈはメモ
リＭ１に格納されるメモリデータＭ１とイミディエイト
ＩＭ１に格納されるイミディエイトデータＩＭ１とを加
算し、その加算結果をメモリＭ１へ格納することを示し
、上記ｈはメモリＭ１に格納されるメモリデータＭ１と
メモリＭ２に格納されるメモリデータＭ２とを加算し、
その加算結果をメモリＭ１へ格納することを示している
。
【０００７】ここで、Ｍ３←Ｍ１＋Ｍ２ の命題を考
える。即ちこの命題は、メモリＭ１に格納されるメモリ
データＭ１とメモリＭ２に格納されるメモリデータＭ２
とを加算し、その結果を、メモリＭ２に格納するという
命題であり、メモリデータＭ１及びＭ２は演算後も演算
前のデータを保持しなければいけない条件を付加する。 この場合、上述したように３オペランド方式を採用する
ＣＰＵでは１つの命令で完了するが、従来の２オペラン
ド方式のＣＰＵでは以下に示すように複数のプログラム
ステップを必要とする。
える。即ちこの命題は、メモリＭ１に格納されるメモリ
データＭ１とメモリＭ２に格納されるメモリデータＭ２
とを加算し、その結果を、メモリＭ２に格納するという
命題であり、メモリデータＭ１及びＭ２は演算後も演算
前のデータを保持しなければいけない条件を付加する。 この場合、上述したように３オペランド方式を採用する
ＣＰＵでは１つの命令で完了するが、従来の２オペラン
ド方式のＣＰＵでは以下に示すように複数のプログラム
ステップを必要とする。
【０００８】
ｊ． ＭＯＶ Ｒ１，Ｍ１ … Ｒ１
←Ｍ１ｋ． ＡＤＤ Ｒ１，Ｍ２ …
Ｒ１←Ｒ１＋Ｍ２ｍ． ＭＯＶ Ｍ３，Ｒ１
… Ｍ３←Ｒ１
←Ｍ１ｋ． ＡＤＤ Ｒ１，Ｍ２ …
Ｒ１←Ｒ１＋Ｍ２ｍ． ＭＯＶ Ｍ３，Ｒ１
… Ｍ３←Ｒ１
【０００９】即ち、ｊに示す
命令はメモリＭ１に格納されるメモリデータＭ１をレジ
スタＲ１に転送する命令であり、ｋに示す命令はレジス
タＲ１に格納されるデータ即ちメモリデータＭ１とメモ
リＭ２に格納されるメモリデータＭ２とを加算しその加
算結果をレジスタＲ１に加算する命令であり、ｍに示す
命令はレジスタＲ１に格納されるデータ即ちメモリデー
タＭ１とＭ２とが加算されたデータをメモリＭ３へ転送
する命令である。このように上記命題を２オペランドで
実行しようとすると３命令を要する。
命令はメモリＭ１に格納されるメモリデータＭ１をレジ
スタＲ１に転送する命令であり、ｋに示す命令はレジス
タＲ１に格納されるデータ即ちメモリデータＭ１とメモ
リＭ２に格納されるメモリデータＭ２とを加算しその加
算結果をレジスタＲ１に加算する命令であり、ｍに示す
命令はレジスタＲ１に格納されるデータ即ちメモリデー
タＭ１とＭ２とが加算されたデータをメモリＭ３へ転送
する命令である。このように上記命題を２オペランドで
実行しようとすると３命令を要する。
【００１０】本発明は上述したような問題点を解決する
ためになされたもので、演算数、被演算数のデータ保持
が可能で、特にメモリデータ間の演算を高速に実行し、
かつ命令語長が短い、ＣＰＵのオペランド指定方法及び
当該方法を使用するＣＰＵを提供することを目的とする
。
ためになされたもので、演算数、被演算数のデータ保持
が可能で、特にメモリデータ間の演算を高速に実行し、
かつ命令語長が短い、ＣＰＵのオペランド指定方法及び
当該方法を使用するＣＰＵを提供することを目的とする
。
【００１１】
【課題を解決するための手段とその作用】本発明は、演
算データと被演算データのみをオペランドで指定するＣ
ＰＵの２オペランド指定方法において、第１オペランド
データとして第１メモリに格納された第１メモリデータ
を指定しかつ第２オペランドデータとして第２メモリに
格納された第２メモリデータを指定し、第１及び第２オ
ペランドデータによる演算を実行し、該演算による結果
データを当該ＣＰＵ内に備わる特定レジスタに格納する
ことを特徴とする。
算データと被演算データのみをオペランドで指定するＣ
ＰＵの２オペランド指定方法において、第１オペランド
データとして第１メモリに格納された第１メモリデータ
を指定しかつ第２オペランドデータとして第２メモリに
格納された第２メモリデータを指定し、第１及び第２オ
ペランドデータによる演算を実行し、該演算による結果
データを当該ＣＰＵ内に備わる特定レジスタに格納する
ことを特徴とする。
【００１２】このような方法をとることで、２オペラン
ド方式であるにも拘わらず第１及び第２メモリに格納さ
れたデータは書き替えられることがなく、又、３オペラ
ンド方式に比べ命令語長は短くなる。
ド方式であるにも拘わらず第１及び第２メモリに格納さ
れたデータは書き替えられることがなく、又、３オペラ
ンド方式に比べ命令語長は短くなる。
【００１３】さらに本発明は、演算データと被演算デー
タのみをオペランドで指定する中央演算処理装置の２オ
ペランド指定方法を採用する中央演算処理装置において
、当該中央演算処理装置内に備わり、上記演算データと
上記被演算データとの演算結果データを格納し送出する
内部レジスタ部と、上記演算結果データを上記内部レジ
スタ部に格納するための制御信号を発生する制御部と、
を備えたことを特徴とする。
タのみをオペランドで指定する中央演算処理装置の２オ
ペランド指定方法を採用する中央演算処理装置において
、当該中央演算処理装置内に備わり、上記演算データと
上記被演算データとの演算結果データを格納し送出する
内部レジスタ部と、上記演算結果データを上記内部レジ
スタ部に格納するための制御信号を発生する制御部と、
を備えたことを特徴とする。
【００１４】内部レジスタ部は、演算データ及び被演算
データに基づく演算結果データを格納し、当該格納デー
タを上記演算データ及び上記被演算データを格納するメ
モリ以外のメモリに送出する。
データに基づく演算結果データを格納し、当該格納デー
タを上記演算データ及び上記被演算データを格納するメ
モリ以外のメモリに送出する。
【００１５】
【実施例】本実施例におけるＣＰＵのオペランド方式は
２オペランド方式を採用し、その動作を上述した、Ｍ３
←Ｍ１＋Ｍ２ の命題を例に以下に説明する。本実施
例のＣＰＵにおける２オペランド方式では以下のｎ，ｐ
の２命令で上記命題を完了する。 ｎ． ＡＤＤ Ｍ１，Ｍ２ …
Ｒｓ ← Ｍ１＋Ｍ２ ｐ． ＭＯＶ
Ｍ３，Ｒ１ … Ｍ３ ← Ｒ
ｓ
２オペランド方式を採用し、その動作を上述した、Ｍ３
←Ｍ１＋Ｍ２ の命題を例に以下に説明する。本実施
例のＣＰＵにおける２オペランド方式では以下のｎ，ｐ
の２命令で上記命題を完了する。 ｎ． ＡＤＤ Ｍ１，Ｍ２ …
Ｒｓ ← Ｍ１＋Ｍ２ ｐ． ＭＯＶ
Ｍ３，Ｒ１ … Ｍ３ ← Ｒ
ｓ
【００１６】即ち、ｎに示す命令ではメモリＭ１に格納
されるメモリデータＭ１とメモリＭ２に格納されるメモ
リデータＭ２とを加算し、その結果データをＣＰＵ内の
内部レジスタＲｓに格納する。ｐに示す命令では上記レ
ジスタＲｓに格納された上記結果データをメモリＭ３に
格納する。このようにＣＰＵの内部レジスタを使用する
ことで、従来の２オペランド方式では命題完了までに３
命令を要したのが２命令にて完了することができ、従来
の２／３の命令数でメモリ間演算を実行することができ
、プログラムサイズの縮小及び高速演算を行うことがで
きる。
されるメモリデータＭ１とメモリＭ２に格納されるメモ
リデータＭ２とを加算し、その結果データをＣＰＵ内の
内部レジスタＲｓに格納する。ｐに示す命令では上記レ
ジスタＲｓに格納された上記結果データをメモリＭ３に
格納する。このようにＣＰＵの内部レジスタを使用する
ことで、従来の２オペランド方式では命題完了までに３
命令を要したのが２命令にて完了することができ、従来
の２／３の命令数でメモリ間演算を実行することができ
、プログラムサイズの縮小及び高速演算を行うことがで
きる。
【００１７】又、命令を構成するフォーマット面では、
図１に示すように、ＡＤＤ、ＭＯＶのような命令を識別
するビットＬｎ、メモリオペランドを指定するビット群
ｍｎ１、ｍｎ２にて構成され、図２（ａ）に示すような
従来の２オペランド方式のＣＰＵにおけるフォーマット
と変わりはなく命令語長が長くなることはない。尚、図
２（ｂ）に示すように３オペランド方式のＣＰＵにおけ
るフォーマットより本実施例の２オペランド方式による
命令語長は当然に短い。
図１に示すように、ＡＤＤ、ＭＯＶのような命令を識別
するビットＬｎ、メモリオペランドを指定するビット群
ｍｎ１、ｍｎ２にて構成され、図２（ａ）に示すような
従来の２オペランド方式のＣＰＵにおけるフォーマット
と変わりはなく命令語長が長くなることはない。尚、図
２（ｂ）に示すように３オペランド方式のＣＰＵにおけ
るフォーマットより本実施例の２オペランド方式による
命令語長は当然に短い。
【００１８】尚、従来の２オペランド方式においても下
記のｑ、ｒの命令によれば２命令で上記命題を実行する
ことは可能である。 ｑ． ＭＯＶ Ｍ３，Ｍ１ … Ｍ３
←Ｍ１ｒ． ＡＤＤ Ｍ３，Ｍ２ …
Ｍ３←Ｍ３＋Ｍ２ｑに示す命令はメモリＭ１に格納さ
れるメモリデータＭ１をメモリＭ３へ格納するという命
令であり、ｒに示す命令はメモリＭ３に格納されたデー
タ、即ちメモリデータＭ１とメモリＭ２に格納されるメ
モリデータＭ２とを加算し、その結果データをメモリＭ
３に格納する命令である。しかしこの場合、命令数は本
実施例における場合と同じであるが、命令を実行する際
のいわゆるサイクル数が本実施例の場合よりも多くを要
し、演算処理時間が遅くなる。即ち、命令ｑではメモリ
Ｍ１からの読み出し、及びメモリＭ３への書き込みの２
ステップを要し、命令ｒではメモリＭ２及びメモリＭ３
からのデータの読み出し、メモリＭ３へのデータの書き
込みの３ステップを要し、命令ｑ，ｒにて合計５ステッ
プを要する。但し、命令のフェッチや内部アドレスサイ
クルを除く。これに対し本実施例の２オペランド方式で
は、命令ｎではレジスタＲｓがＣＰＵの内部レジスタで
あるのでレジスタＲｓへの書き込みにはステップ数を要
せず、メモリＭ１及びメモリＭ２からのデータの読み出
しの２ステップを要し、命令ｐではメモリＭ２へのデー
タの書き込みに１ステップを要する。よって命令ｎ、ｐ
では合計３ステップで済む。
記のｑ、ｒの命令によれば２命令で上記命題を実行する
ことは可能である。 ｑ． ＭＯＶ Ｍ３，Ｍ１ … Ｍ３
←Ｍ１ｒ． ＡＤＤ Ｍ３，Ｍ２ …
Ｍ３←Ｍ３＋Ｍ２ｑに示す命令はメモリＭ１に格納さ
れるメモリデータＭ１をメモリＭ３へ格納するという命
令であり、ｒに示す命令はメモリＭ３に格納されたデー
タ、即ちメモリデータＭ１とメモリＭ２に格納されるメ
モリデータＭ２とを加算し、その結果データをメモリＭ
３に格納する命令である。しかしこの場合、命令数は本
実施例における場合と同じであるが、命令を実行する際
のいわゆるサイクル数が本実施例の場合よりも多くを要
し、演算処理時間が遅くなる。即ち、命令ｑではメモリ
Ｍ１からの読み出し、及びメモリＭ３への書き込みの２
ステップを要し、命令ｒではメモリＭ２及びメモリＭ３
からのデータの読み出し、メモリＭ３へのデータの書き
込みの３ステップを要し、命令ｑ，ｒにて合計５ステッ
プを要する。但し、命令のフェッチや内部アドレスサイ
クルを除く。これに対し本実施例の２オペランド方式で
は、命令ｎではレジスタＲｓがＣＰＵの内部レジスタで
あるのでレジスタＲｓへの書き込みにはステップ数を要
せず、メモリＭ１及びメモリＭ２からのデータの読み出
しの２ステップを要し、命令ｐではメモリＭ２へのデー
タの書き込みに１ステップを要する。よって命令ｎ、ｐ
では合計３ステップで済む。
【００１９】又、３オペランド方式における、命令ｓ
Ｒ１←Ｍ１＋Ｍ２ と比べると、上述したステップ
数では命令ｓによる方が１ステップ短くなるが、上述し
たように命令語長は本実施例の２オペランド方式の方が
短く、よって演算処理時間は本実施例による方式の方が
高速演算することができる。
Ｒ１←Ｍ１＋Ｍ２ と比べると、上述したステップ
数では命令ｓによる方が１ステップ短くなるが、上述し
たように命令語長は本実施例の２オペランド方式の方が
短く、よって演算処理時間は本実施例による方式の方が
高速演算することができる。
【００２０】尚、本実施例による２オペランド方式を実
行するには、新たに上記レジスタＲｓをＣＰＵ内に設け
ても良いし、ＣＰＵ内の既存の内部レジスタの所定部分
を使用すればよい。又、レジスタＲｓを設けることでＣ
ＰＵ内の制御部からは制御コードの追加、変更に関する
データの送出が必要となるが、上述のようにＣＰＵに既
存の内部レジスタを使用することでハードウエア面にお
ける負担は最小限に抑えることができる。
行するには、新たに上記レジスタＲｓをＣＰＵ内に設け
ても良いし、ＣＰＵ内の既存の内部レジスタの所定部分
を使用すればよい。又、レジスタＲｓを設けることでＣ
ＰＵ内の制御部からは制御コードの追加、変更に関する
データの送出が必要となるが、上述のようにＣＰＵに既
存の内部レジスタを使用することでハードウエア面にお
ける負担は最小限に抑えることができる。
【００２１】
【発明の効果】以上詳述したように本発明によれば、オ
ペランドデータの演算結果データをＣＰＵの特定内部レ
ジスタに格納するようにしたことで、２オペランド方法
にも拘わらずオペランドデータである演算データあるい
は被演算データを書き替えることなく演算が実行でき、
３オペランド方法よりも命令語長を短くすることができ
る。又、ＣＰＵの内部レジスタを使用することで演算デ
ータと被演算データとを直接演算でき、従来２オペラン
ド方法で演算データあるいは被演算データの書き替えを
行わずに演算を実行するよりも命令数を少なくすること
ができる。したがって、従来の２オペランド方法のＣＰ
Ｕに比べ演算処理を高速化することができる。
ペランドデータの演算結果データをＣＰＵの特定内部レ
ジスタに格納するようにしたことで、２オペランド方法
にも拘わらずオペランドデータである演算データあるい
は被演算データを書き替えることなく演算が実行でき、
３オペランド方法よりも命令語長を短くすることができ
る。又、ＣＰＵの内部レジスタを使用することで演算デ
ータと被演算データとを直接演算でき、従来２オペラン
ド方法で演算データあるいは被演算データの書き替えを
行わずに演算を実行するよりも命令数を少なくすること
ができる。したがって、従来の２オペランド方法のＣＰ
Ｕに比べ演算処理を高速化することができる。
【図１】 本発明のオペランド方法における命令フォ
ーマットを示す図である。
ーマットを示す図である。
【図２】 従来の２オペランド方式及び３オペランド
方式における命令フォーマットを示す図である。
方式における命令フォーマットを示す図である。
なし
Claims (2)
- 【請求項１】 演算データと被演算データのみをオペ
ランドで指定する中央演算処理装置のオペランド指定方
法において、第１オペランドデータとして第１メモリに
格納された第１メモリデータを指定しかつ第２オペラン
ドデータとして第２メモリに格納された第２メモリデー
タを指定し、第１及び第２オペランドデータによる演算
を実行し、該演算による結果データを当該中央演算処理
装置内に備わる特定レジスタに格納することを特徴とす
る中央演算処理装置のオペランド指定方法。 - 【請求項２】 演算データと被演算データのみをオペ
ランドで指定する２オペランド指定方法を採用する中央
演算処理装置において、当該中央演算処理装置内に備わ
り、上記演算データと上記被演算データとの演算結果デ
ータを格納し送出する内部レジスタ部と、上記演算結果
データを上記内部レジスタ部に格納するための制御信号
を発生する制御部と、を備えたことを特徴とする２オペ
ランド指定方法を採用する中央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273091A JPH04271432A (ja) | 1991-02-27 | 1991-02-27 | 中央演算処理装置のオペランド指定方法及び当該方法を使用する中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273091A JPH04271432A (ja) | 1991-02-27 | 1991-02-27 | 中央演算処理装置のオペランド指定方法及び当該方法を使用する中央演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271432A true JPH04271432A (ja) | 1992-09-28 |
Family
ID=12366960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3273091A Pending JPH04271432A (ja) | 1991-02-27 | 1991-02-27 | 中央演算処理装置のオペランド指定方法及び当該方法を使用する中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271432A (ja) |
-
1991
- 1991-02-27 JP JP3273091A patent/JPH04271432A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040103262A1 (en) | Vector register file with arbitrary vector addressing | |
| KR930702717A (ko) | 다수형태의 레지스터 세트를 구현한 알.아이.에스.씨(risc) 마이크로프로세서 구조 | |
| JP2003512670A (ja) | 連結リストｄｍａ記述子アーキテクチャ | |
| KR20030072550A (ko) | 데이터 처리장치와 복귀상태의 저장방법 | |
| KR20130085042A (ko) | 구성 정보에 따라 원자 메모리 동작들을 수행하기 위한 방법들 및 메모리들 | |
| JPH0414385B2 (ja) | ||
| JP2021515308A (ja) | デバイスをデバッグするときにメタデータにアクセスするための装置及び方法 | |
| US5483566A (en) | Method and apparatus for modifying the contents of a register via a command bit | |
| JPH04271432A (ja) | 中央演算処理装置のオペランド指定方法及び当該方法を使用する中央演算処理装置 | |
| JP2000207203A (ja) | マイクロコントロ―ラ | |
| JPH02197924A (ja) | 中央演算処理装置 | |
| KR102673748B1 (ko) | 다차원 직접 메모리 접근 컨트롤러 및 그것을 포함하는 컴퓨터 시스템 | |
| JP2883488B2 (ja) | 命令処理装置 | |
| JP3442972B2 (ja) | 情報処理装置および書き換え可能型不揮発性メモリの書き換え方法 | |
| JP2883489B2 (ja) | 命令処理装置 | |
| JP2918570B2 (ja) | 中央演算処理装置 | |
| JP2003196087A (ja) | マイクロコントローラのメモリアドレッシング方法及びページマッピング装置 | |
| KR19990037395A (ko) | 두개의 워드 명령을 단일 주기 동안 실행하는 시스템 및 방법 | |
| JPS61194566A (ja) | ベクトルデ−タ参照制御方式 | |
| JPS62150435A (ja) | デ−タ処理方式 | |
| JPH03273592A (ja) | キャッシュメモリ装置 | |
| JPH03158943A (ja) | バッファ記憶・転送方式 | |
| JPS61190648A (ja) | メモリ間のデ−タ転送制御回路 | |
| JPH0578052B2 (ja) | ||
| JPH0546581B2 (ja) |