JPS61190975A - 絶縁ゲート型電界効果トランジスタの製法 - Google Patents
絶縁ゲート型電界効果トランジスタの製法Info
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- JPS61190975A JPS61190975A JP61036964A JP3696486A JPS61190975A JP S61190975 A JPS61190975 A JP S61190975A JP 61036964 A JP61036964 A JP 61036964A JP 3696486 A JP3696486 A JP 3696486A JP S61190975 A JPS61190975 A JP S61190975A
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ特にＮチ
ャンネル及びＰチャンネルの絶縁ゲート型電界効果トラ
ンジスタを一体に有した所謂相補性の絶縁ゲート型電界
効果トランジスタの製法に係わる。
ャンネル及びＰチャンネルの絶縁ゲート型電界効果トラ
ンジスタを一体に有した所謂相補性の絶縁ゲート型電界
効果トランジスタの製法に係わる。
相補性の絶縁ゲート型電界効果トランジスタによる集積
回路においては、その集積度、歩留りの向上及び低いコ
スト化のためにセルフアライメント方式の応用と、ゲー
ト電極として不純物含有の多結晶シリコンを用いる所謂
シリコンゲートの使用、或はそれらの組合による製法等
が研究されている。
回路においては、その集積度、歩留りの向上及び低いコ
スト化のためにセルフアライメント方式の応用と、ゲー
ト電極として不純物含有の多結晶シリコンを用いる所謂
シリコンゲートの使用、或はそれらの組合による製法等
が研究されている。
ところで、一般に相補性の絶縁ゲート型電界効果トラン
ジスタは第１図に示すような構成がとられている。即ち
、例えばＮ形の半導体基体（１）の−主面にＰ形の半導
体島領域（２）を設け、この島領域（２）内にＮ形のソ
ース領域（３）及びドレイン領域（４）を拡散形成し且
つゲート絶縁層（５）を形成してＮチャンネル絶縁ゲー
ト型電界効果トランジスタ（ＭＯＳＦＥＴｔ）を形成し
、また基体ＴＩ）の表面にＰ形のソース領域（６）及び
ドレイン領域（７）を拡散形成し且つゲート絶縁層（８
）を形成してＰチャンネル絶縁ゲート型電界効果トラン
ジスタ（ＭＯＳ−ＦＥＴ２）を形成しして構成される。
ジスタは第１図に示すような構成がとられている。即ち
、例えばＮ形の半導体基体（１）の−主面にＰ形の半導
体島領域（２）を設け、この島領域（２）内にＮ形のソ
ース領域（３）及びドレイン領域（４）を拡散形成し且
つゲート絶縁層（５）を形成してＮチャンネル絶縁ゲー
ト型電界効果トランジスタ（ＭＯＳＦＥＴｔ）を形成し
、また基体ＴＩ）の表面にＰ形のソース領域（６）及び
ドレイン領域（７）を拡散形成し且つゲート絶縁層（８
）を形成してＰチャンネル絶縁ゲート型電界効果トラン
ジスタ（ＭＯＳ−ＦＥＴ２）を形成しして構成される。
（Ｓｔ ）、 ＣＤｓ ）及び（Ｇ１）は夫々Ｎチャ
ンネル絶縁ゲート型電界効果トランジスタのソース電極
、ドレイン電極及びゲート電極を示し、（Ｓ２ ） 、
（Ｄ２ ）及び（Ｇ２）は夫々Ｎチャンネル絶縁ゲ
ート型電界効果トランジスタのソース電極、ドレイン電
極及びゲート電極を示し、（９）は５ｔＯＪｉの如き表
面安定化膜である。
ンネル絶縁ゲート型電界効果トランジスタのソース電極
、ドレイン電極及びゲート電極を示し、（Ｓ２ ） 、
（Ｄ２ ）及び（Ｇ２）は夫々Ｎチャンネル絶縁ゲ
ート型電界効果トランジスタのソース電極、ドレイン電
極及びゲート電極を示し、（９）は５ｔＯＪｉの如き表
面安定化膜である。
かかるトランジスタでは、Ｎ形領＠ （３１（４１、Ｐ
影領域（（３１（７）、ゲート絶縁層（５） （８）及
び電極パターン相互間の位置合せを高精度に行う必要が
ある。しかし従来の製法はＮ影領域！３） （４＋の拡
散窓あけ及びＰ影領域＋６） ＋７）の拡散窓あけを夫
々個別のフォトマスクを用いて行い、ゲート絶縁層（５
）及び（８）の窓あけを共通のフォトマスクを用いて行
っていたために、Ｎ影領域（３） １４１とＰ影領域（
６） （７）との間にマスク合せ作業上の合せ寸法誤差
がどうしても生じ、その結果次のゲート窓あけ工程でＮ
影領域（３）及び（４）とゲート絶縁層（５）間の重ね
合せ寸法Ｗ及びＰ影領域（６）及び（７）とゲート絶縁
層（８）間の重ね合せ寸法Ｗを共に良（することが出来
ない。
影領域（（３１（７）、ゲート絶縁層（５） （８）及
び電極パターン相互間の位置合せを高精度に行う必要が
ある。しかし従来の製法はＮ影領域！３） （４＋の拡
散窓あけ及びＰ影領域＋６） ＋７）の拡散窓あけを夫
々個別のフォトマスクを用いて行い、ゲート絶縁層（５
）及び（８）の窓あけを共通のフォトマスクを用いて行
っていたために、Ｎ影領域（３） １４１とＰ影領域（
６） （７）との間にマスク合せ作業上の合せ寸法誤差
がどうしても生じ、その結果次のゲート窓あけ工程でＮ
影領域（３）及び（４）とゲート絶縁層（５）間の重ね
合せ寸法Ｗ及びＰ影領域（６）及び（７）とゲート絶縁
層（８）間の重ね合せ寸法Ｗを共に良（することが出来
ない。
この重ね合せ寸法Ｗの誤差はゲートとソース又はドレイ
ン間の容量のバラツキとなり特性に影響し、また誤差の
著しい場合には正常なチャンネル形成ができない。そこ
で従来は、この誤差を少なくするために各領域（３）
（４１（５） （６）とゲート窓あけ部分の重ね合せ部
分を十分大きくとるために集積度が下ってしまう。
ン間の容量のバラツキとなり特性に影響し、また誤差の
著しい場合には正常なチャンネル形成ができない。そこ
で従来は、この誤差を少なくするために各領域（３）
（４１（５） （６）とゲート窓あけ部分の重ね合せ部
分を十分大きくとるために集積度が下ってしまう。
本発明は、上述の点に鑑み精度をよく且つ歩留りよく製
造できるようにした絶縁ゲート型電界効果トランジスタ
の製法を提供するものである。
造できるようにした絶縁ゲート型電界効果トランジスタ
の製法を提供するものである。
本発明は、複数対のソース形成領域及びドレイン形成領
域に対応する部分に開口を有する絶縁膜を形成する工程
と、該絶縁膜のゲート絶縁膜上に第１導電形不純物含有
のゲート電極を形成する工程と、少くとも上記１対の開
口上に第１導電形の不純物含有物質を形成する工程と、
上記第１導電形の不純物含有物質から上記半導体領域に
第１導電形不純物領域を形成する工程と、上記第１導電
形の不純物含有物質をマスクとして、該不純物含有物質
が被着されていない上記開口を通して上記半導体領域に
第２導電形不純物領域を形成する工程とを有することを
特徴とする絶縁ゲート型電界効果トランジスタの製法で
ある。
域に対応する部分に開口を有する絶縁膜を形成する工程
と、該絶縁膜のゲート絶縁膜上に第１導電形不純物含有
のゲート電極を形成する工程と、少くとも上記１対の開
口上に第１導電形の不純物含有物質を形成する工程と、
上記第１導電形の不純物含有物質から上記半導体領域に
第１導電形不純物領域を形成する工程と、上記第１導電
形の不純物含有物質をマスクとして、該不純物含有物質
が被着されていない上記開口を通して上記半導体領域に
第２導電形不純物領域を形成する工程とを有することを
特徴とする絶縁ゲート型電界効果トランジスタの製法で
ある。
この場合、複数対の開口を存する絶縁膜を形成した後に
、この絶縁膜のゲート絶縁膜上にゲート電極を形成して
もよ（、或は絶縁膜上にゲート電極となる物質層を形成
して後、選択エツチングして、ゲート電極と開口を有す
る絶縁膜を形成するようにしてもよい。
、この絶縁膜のゲート絶縁膜上にゲート電極を形成して
もよ（、或は絶縁膜上にゲート電極となる物質層を形成
して後、選択エツチングして、ゲート電極と開口を有す
る絶縁膜を形成するようにしてもよい。
又、ゲート電極と１対の開口上の第１導電形の不純物含
有物質とは同一物質で構成するときは同時に形成するこ
とができる。
有物質とは同一物質で構成するときは同時に形成するこ
とができる。
以下、本発明による絶縁ゲート型電界効果トランジスタ
の製法の実施例をＷＳｚ図以下を用いて詳述しよう。
の製法の実施例をＷＳｚ図以下を用いて詳述しよう。
本発明においては、先づ第２図Ａに示すように第１導電
形例えばＮ形のシリコン半導体基体（１１）を用意し、
その−主面にイオン注入法或は拡散によって第２導電形
即ちＰ形の半導体島領域（１２）を形成する。次いで基
体（１１）の表面全面に絶縁膜例えば５ｉＯＪ！ （１
３）を被着形成する。この５ｉＱ２膜（１３）は爾後ゲ
ート絶縁層として使用し得るもので例えば厚さを１５０
０人程度となして熱酸化にて形成し得る。
形例えばＮ形のシリコン半導体基体（１１）を用意し、
その−主面にイオン注入法或は拡散によって第２導電形
即ちＰ形の半導体島領域（１２）を形成する。次いで基
体（１１）の表面全面に絶縁膜例えば５ｉＯＪ！ （１
３）を被着形成する。この５ｉＱ２膜（１３）は爾後ゲ
ート絶縁層として使用し得るもので例えば厚さを１５０
０人程度となして熱酸化にて形成し得る。
次に、この５ｉ０２膜（１３）を同一のフォトマスクを
用いてフォトエツチングし、Ｐ形島領域（１２）及び基
体（１１）の夫々においてソース及びドレインの拡散窓
（１４） 、 （１５） 、 （１６）及び（１７
）を形成する（第２図Ｂ）。
用いてフォトエツチングし、Ｐ形島領域（１２）及び基
体（１１）の夫々においてソース及びドレインの拡散窓
（１４） 、 （１５） 、 （１６）及び（１７
）を形成する（第２図Ｂ）。
次に、各拡散窓（１４）〜（１７）を含むＳ ｉｏ２膜
（１３）上の全面に不純物例えばボロンをドープして低
抵抗となされた多結晶シリコン層（１８）を被着し、こ
のボロンドープの多結晶シリコン層（１８）上に窒化シ
リコン膜（Ｓｉ３Ｎ４） （１９）及び酸化シリコン
膜（５ｉＯｚ） （２０）を順次被着形成する（第２
図Ｃ）。これら多結晶シリコン層（１Ｂ） 、窒化シリ
コンＩＮ（１９）及び酸化シリコン膜（２０）は例えば
化学的気相成長法（Ｃ，Ｖ、Ｄ法）にて同一炉内で連続
的に形成し得る。夫々膜又は層の厚さは、−例として多
結晶シリコン層（１８）が１．０μ程度、窒化シリコン
１！（１９）が１０００人程度１酸化シリコン膜（２０
）が５００人程変色することができる。
（１３）上の全面に不純物例えばボロンをドープして低
抵抗となされた多結晶シリコン層（１８）を被着し、こ
のボロンドープの多結晶シリコン層（１８）上に窒化シ
リコン膜（Ｓｉ３Ｎ４） （１９）及び酸化シリコン
膜（５ｉＯｚ） （２０）を順次被着形成する（第２
図Ｃ）。これら多結晶シリコン層（１Ｂ） 、窒化シリ
コンＩＮ（１９）及び酸化シリコン膜（２０）は例えば
化学的気相成長法（Ｃ，Ｖ、Ｄ法）にて同一炉内で連続
的に形成し得る。夫々膜又は層の厚さは、−例として多
結晶シリコン層（１８）が１．０μ程度、窒化シリコン
１！（１９）が１０００人程度１酸化シリコン膜（２０
）が５００人程変色することができる。
父、多結晶シリコン層（ＩＢ）にドープするボロン濃度
は１０” ａｔｏｍｓ／−以上とするを可とする。
は１０” ａｔｏｍｓ／−以上とするを可とする。
この不純物濃度であれば多結晶シリコンＦ！、（１８）
はＰ形不純物の拡散のときの不純物拡散源となり、且つ
極めて低抵抗となつて電極として十分用いることができ
る。尚、場合によっては図示セざるも多結晶シリコン層
（１８）と窒化シリコンｌ！１（１９）間に酸化シリコ
ンｌ！ｌ！ （ＳｉＯ２）を介在するようにしてもよい
。
はＰ形不純物の拡散のときの不純物拡散源となり、且つ
極めて低抵抗となつて電極として十分用いることができ
る。尚、場合によっては図示セざるも多結晶シリコン層
（１８）と窒化シリコンｌ！１（１９）間に酸化シリコ
ンｌ！ｌ！ （ＳｉＯ２）を介在するようにしてもよい
。
窒化シリコン膜（１９）は爾後の不純物拡散工程におい
てゲート部での多結晶シリコン層（１８）の酸化防止と
、多結晶シリコン層（１８）中への他の不純物の侵入を
防止する。又、酸化シリコン膜（２０）は爾後Ｎ形不純
物例えばリンをプレデポジット又はイオン注入したとき
に窒化シリコン膜（１９）が侵されるのを防止するもの
である。
てゲート部での多結晶シリコン層（１８）の酸化防止と
、多結晶シリコン層（１８）中への他の不純物の侵入を
防止する。又、酸化シリコン膜（２０）は爾後Ｎ形不純
物例えばリンをプレデポジット又はイオン注入したとき
に窒化シリコン膜（１９）が侵されるのを防止するもの
である。
次に、酸化シリコン膜（２０） 、窒化シリコン膜（１
９）及び多結晶シリコン！（１Ｂ）に対してフォトエツ
チングし、Ｎチャンネル側即ちＰ形島領域側のソース及
びドレインの拡散窓（１４）及び（１５）のみを選択的
に開孔する。この後、この拡散窓（１４）及び（１５）
を通して例えばＮ形不純物であるリンをプレデポジット
する。（２１’Ｓ）及び（２１’Ｄ ）はこのプレデポ
ジットによ拡散窓（１４）及び（１５）を通してＰ形島
領域（１２）に浅く拡散されたリンの拡散領域であり、
また（２１’Ｓ）及び（２１’Ｄ ）はこのプレデポジ
ット工程で同時にボロンドープの多結晶シリコン層（１
日）を不純物拡散源として拡散窓（１６）及び（１７）
を通して基体（１１）に浅く拡散されたボロンの拡散領
域である。かかるプレデポジット工程では窒化シリコン
ＩＩＩ（１９）上に酸化シリコン膜（２０）が存在して
いるために窒化シリコン膜（１９）がリンによって侵さ
れることがない（第２図Ｄ）。
９）及び多結晶シリコン！（１Ｂ）に対してフォトエツ
チングし、Ｎチャンネル側即ちＰ形島領域側のソース及
びドレインの拡散窓（１４）及び（１５）のみを選択的
に開孔する。この後、この拡散窓（１４）及び（１５）
を通して例えばＮ形不純物であるリンをプレデポジット
する。（２１’Ｓ）及び（２１’Ｄ ）はこのプレデポ
ジットによ拡散窓（１４）及び（１５）を通してＰ形島
領域（１２）に浅く拡散されたリンの拡散領域であり、
また（２１’Ｓ）及び（２１’Ｄ ）はこのプレデポジ
ット工程で同時にボロンドープの多結晶シリコン層（１
日）を不純物拡散源として拡散窓（１６）及び（１７）
を通して基体（１１）に浅く拡散されたボロンの拡散領
域である。かかるプレデポジット工程では窒化シリコン
ＩＩＩ（１９）上に酸化シリコン膜（２０）が存在して
いるために窒化シリコン膜（１９）がリンによって侵さ
れることがない（第２図Ｄ）。
次に酸化シリコン１ｍ（２０）及び窒化シリコン膜（１
９）を夫々Ｎチャンネル及びＰチャンネルのゲート部に
対応する部分のみを残してエツチング除去し、この状態
において酸化性雰囲気中でシリコン表面に酸化膜を生成
しながら上記のリン及びボロンの本拡散処理を行い、Ｐ
形島領域（１２）に所謂Ｎチャンネルのソース領域（２
１Ｓ）及びドレイ７ｍ域（２１Ｄ ） ヲ、基体（１１
）ニ所ｖＩＰチャンネルのソース領域（２２Ｓ）及びド
レイン領域（２２［１）を夫々同時形成する。同時にこ
の酸化性雰囲気中での高温処理でゲート部以外の酸化シ
リコン膜（２０）及び窒化シリコン膜（１９）の被着さ
れていない多結晶シリコン層（１８）を選択酸化する。
９）を夫々Ｎチャンネル及びＰチャンネルのゲート部に
対応する部分のみを残してエツチング除去し、この状態
において酸化性雰囲気中でシリコン表面に酸化膜を生成
しながら上記のリン及びボロンの本拡散処理を行い、Ｐ
形島領域（１２）に所謂Ｎチャンネルのソース領域（２
１Ｓ）及びドレイ７ｍ域（２１Ｄ ） ヲ、基体（１１
）ニ所ｖＩＰチャンネルのソース領域（２２Ｓ）及びド
レイン領域（２２［１）を夫々同時形成する。同時にこ
の酸化性雰囲気中での高温処理でゲート部以外の酸化シ
リコン膜（２０）及び窒化シリコン膜（１９）の被着さ
れていない多結晶シリコン層（１８）を選択酸化する。
即ち、この場合ゲート部の酸化シリコン膜（２０）及び
窒化シリコンＩＪ（１９）直下の多結晶シリコン層（１
８）のみは酸化されずそのまま導電性層（１８Ｎ ）及
び（１８Ｐ）としζ残り、且つ拡散マスクとして用いた
ゲート部でのＳ ｉＯｚ膜（１３）はそのままゲート絶
縁Ｊ５（２３）及び（２４）として用いられる（第２図
Ｅ）。
窒化シリコンＩＪ（１９）直下の多結晶シリコン層（１
８）のみは酸化されずそのまま導電性層（１８Ｎ ）及
び（１８Ｐ）としζ残り、且つ拡散マスクとして用いた
ゲート部でのＳ ｉＯｚ膜（１３）はそのままゲート絶
縁Ｊ５（２３）及び（２４）として用いられる（第２図
Ｅ）。
なお、第２図りの工程において拡散窓（１４）（１５）
を通してリンをプレデポジットしたが、これに代えてイ
オン注入法にてリンを打込むようにしてもよい。
を通してリンをプレデポジットしたが、これに代えてイ
オン注入法にてリンを打込むようにしてもよい。
次いで、夫々の多結晶シリコンＮ （１８Ｎ ） （
１８Ｐ ）上の酸化シリコン（２０）及び窒化シリコン
（１９） 。
１８Ｐ ）上の酸化シリコン（２０）及び窒化シリコン
（１９） 。
各ソース及びドレイン領域上の酸化膜に対し電極取出し
のための窓あけを行い、然る後、之等の窓孔を通して夫
々Ｎ形のソース領域（２１Ｓ）、 ドレイン領域（２１
Ｄ ）及び多結晶シリコン層（１８Ｎ ＞上に例えば＾
ｉ蒸着によるソース電極（Ｓｌ）。
のための窓あけを行い、然る後、之等の窓孔を通して夫
々Ｎ形のソース領域（２１Ｓ）、 ドレイン領域（２１
Ｄ ）及び多結晶シリコン層（１８Ｎ ＞上に例えば＾
ｉ蒸着によるソース電極（Ｓｌ）。
ドレイン電極（Ｄｌ）及びゲート電極（Ｇ１）を形成し
、またＰ形のソース＠域（２２Ｓ）、 ドレイン領域
（２２０）及び多結晶シリコン！（１８Ｐ）上に夫々ソ
ース電極（５２）、ドレイン電極（Ｄ２）及びゲート電
ｆｉ（Ｇ２）を形成する。
、またＰ形のソース＠域（２２Ｓ）、 ドレイン領域
（２２０）及び多結晶シリコン！（１８Ｐ）上に夫々ソ
ース電極（５２）、ドレイン電極（Ｄ２）及びゲート電
ｆｉ（Ｇ２）を形成する。
この場合、各ゲート部における多結晶シリコン層（１８
Ｎ）及び（１８Ｐ）はゲート電極の一部として用いられ
る。斯（して、第２図Ｆに示す如（Ｐ形島領域（１２）
にＮチャンネル絶縁ゲート型電界効果トランジスタ（Ｍ
ＯＳ Ｆ ＥＴＩ ）が形成され、これより離れた基
体（１■）にＰチャンネル絶縁ゲート型電界効果トラン
ジスタ（ＭＯ３−ＦＥＴ２）が形成されて成る目的とす
るシリコンゲートによる相補性の絶縁ゲート型電界効果
トランジスタを得る。
Ｎ）及び（１８Ｐ）はゲート電極の一部として用いられ
る。斯（して、第２図Ｆに示す如（Ｐ形島領域（１２）
にＮチャンネル絶縁ゲート型電界効果トランジスタ（Ｍ
ＯＳ Ｆ ＥＴＩ ）が形成され、これより離れた基
体（１■）にＰチャンネル絶縁ゲート型電界効果トラン
ジスタ（ＭＯ３−ＦＥＴ２）が形成されて成る目的とす
るシリコンゲートによる相補性の絶縁ゲート型電界効果
トランジスタを得る。
斯る製法によれば、Ｐ形島領域（１２）を有するＮ形基
体（１１）上に予めゲート絶縁層となり得る所定の厚さ
く１５００人程度変色Ｓ ｉＱ２膜（１３）を被着して
後、このＳ ’ｒｏｑ膜（１３）に対して同一のフォト
マスクで両トランジスタのソース及びドレインの拡散窓
あけ（１４）〜（１７）を行うと同時にＳ ｉｃｈ膜（
１３）によるゲート絶縁層（２３） （２４）を形成
し、最終的にゲート部を形成した状態でゲート部をマス
クとして上記拡散窓（１４）〜（１７）を通して拡散し
夫々のソース領域及びドレイン領域を形成するようにし
たので、Ｐチャンネル及びＮチャンネルの夫々のソース
領域及びドレイン領域とゲート部との位置合せが正確に
行われる。
体（１１）上に予めゲート絶縁層となり得る所定の厚さ
く１５００人程度変色Ｓ ｉＱ２膜（１３）を被着して
後、このＳ ’ｒｏｑ膜（１３）に対して同一のフォト
マスクで両トランジスタのソース及びドレインの拡散窓
あけ（１４）〜（１７）を行うと同時にＳ ｉｃｈ膜（
１３）によるゲート絶縁層（２３） （２４）を形成
し、最終的にゲート部を形成した状態でゲート部をマス
クとして上記拡散窓（１４）〜（１７）を通して拡散し
夫々のソース領域及びドレイン領域を形成するようにし
たので、Ｐチャンネル及びＮチャンネルの夫々のソース
領域及びドレイン領域とゲート部との位置合せが正確に
行われる。
又、不純物ドープの多結晶シリコン層（１８）がＰチャ
ンネルのソース及びドレインの不純物拡散源として用い
られると共に、Ｎチャンネルのソース領域（２１Ｓ ）
及びドレイン領域（２１０）を形成する際のＮ形不純物
導入用マスクとして用いられ、またゲート部ではゲート
電極の一部として用いられるので工程を簡略化し、且つ
ゲート電極の配線抵抗を小さくすることができる。又、
ゲート部以外の多結晶シリコンＪｍｍ（１Ｂ）を選択酸
化するので、工程の簡略化と共にゲート部以外の所謂フ
ィールド部での閾値電圧ｖｔｈを上げることができる。
ンネルのソース及びドレインの不純物拡散源として用い
られると共に、Ｎチャンネルのソース領域（２１Ｓ ）
及びドレイン領域（２１０）を形成する際のＮ形不純物
導入用マスクとして用いられ、またゲート部ではゲート
電極の一部として用いられるので工程を簡略化し、且つ
ゲート電極の配線抵抗を小さくすることができる。又、
ゲート部以外の多結晶シリコンＪｍｍ（１Ｂ）を選択酸
化するので、工程の簡略化と共にゲート部以外の所謂フ
ィールド部での閾値電圧ｖｔｈを上げることができる。
又、ゲート部の多結晶シリコン層（１８）上に窒化シリ
コン膜（１９）及び酸化シリコン１１！１ｉ（２０）が
形成されるので、多結晶シリコン層の選択酸化を確実に
行い、且つゲート部の多結晶シリコン層に対するリン又
はボロン等の不純物拡散が防止され所謂ゲート部の多結
晶シリコン層の抵抗値増加を防ぎ、さらにゲート・ドレ
イン間浮遊容量Ｃｄｇを小さくすることが出来る。また
最上層に酸化シリコンＪＩ９！（２０）が設けられるの
で窒化シリコン膜に比べへＥ配線の密着を良くすること
ができる。従って、本製法では相補性トランジスタを精
度よ（容易に製造できるものである。
コン膜（１９）及び酸化シリコン１１！１ｉ（２０）が
形成されるので、多結晶シリコン層の選択酸化を確実に
行い、且つゲート部の多結晶シリコン層に対するリン又
はボロン等の不純物拡散が防止され所謂ゲート部の多結
晶シリコン層の抵抗値増加を防ぎ、さらにゲート・ドレ
イン間浮遊容量Ｃｄｇを小さくすることが出来る。また
最上層に酸化シリコンＪＩ９！（２０）が設けられるの
で窒化シリコン膜に比べへＥ配線の密着を良くすること
ができる。従って、本製法では相補性トランジスタを精
度よ（容易に製造できるものである。
第゛３図は本発明の他の実施例である。之は先づ第３図
ＩＡに示すように例えば不純物濃度が１０１５ａｔｏｒ
ｎｓ／ｃ＋ｄ程度のＮ形のシリコン半導体基体（１１）
の−主面上にＰ形の半導体島領＠（１２）を形成する。
ＩＡに示すように例えば不純物濃度が１０１５ａｔｏｒ
ｎｓ／ｃ＋ｄ程度のＮ形のシリコン半導体基体（１１）
の−主面上にＰ形の半導体島領＠（１２）を形成する。
このＰ形島領域（１２）の形成は、イオン注入法或は拡
散法にて行うことができる。イオン注入法による場合は
、基体（１１）上に例えば熱酸化による５ｉＯＪｌ！
（Ｊ！￥さ４５００人程度変色一部を選択除去し、その
窓孔を通して例えばＢＰ２イオンを打込みエネルギー１
００ｋｅν程度、ドーズＭ １０” ａ ｔｏｍｓ／
ｃｄ程度で打込み次いで表面に化学的気相成長（ＣＶＤ
）による５ｉＱ２膜（厚さ １．０μ程度） （２５
）を被着形成して後、高温処理（拡散）する。
散法にて行うことができる。イオン注入法による場合は
、基体（１１）上に例えば熱酸化による５ｉＯＪｌ！
（Ｊ！￥さ４５００人程度変色一部を選択除去し、その
窓孔を通して例えばＢＰ２イオンを打込みエネルギー１
００ｋｅν程度、ドーズＭ １０” ａ ｔｏｍｓ／
ｃｄ程度で打込み次いで表面に化学的気相成長（ＣＶＤ
）による５ｉＱ２膜（厚さ １．０μ程度） （２５
）を被着形成して後、高温処理（拡散）する。
次に、５ｉＯＪ央（２５）に対してフォトエツチングを
行い、Ｐ形島領域（１２）及び基体（１１）上の夫々爾
後形成するソース、ドレイン及びゲートを含む領域のＳ
ｉ０２膜（２５）を選択除去して後、その除去された
部分に新たに熱酸化によって厚さ１５００人程度変色ｉ
Ｑ２膜（２６）を被着形成する。このｓｔ０２１１ｇ（
２６）は爾後ゲート絶縁層として用いられる（第３図Ｂ
）。
行い、Ｐ形島領域（１２）及び基体（１１）上の夫々爾
後形成するソース、ドレイン及びゲートを含む領域のＳ
ｉ０２膜（２５）を選択除去して後、その除去された
部分に新たに熱酸化によって厚さ１５００人程度変色ｉ
Ｑ２膜（２６）を被着形成する。このｓｔ０２１１ｇ（
２６）は爾後ゲート絶縁層として用いられる（第３図Ｂ
）。
次に、Ｓ ｉｏ２膜（２５）及び（２６）を含む全面に
ＣＶＤ法によって例えばボロンをドープした多結晶シリ
コン層（１８）と、窒化シリコン膜（Ｓｉ３Ｎ＋）（１
９）と酸化シリコン膜（２０）とを順次被着形成する。
ＣＶＤ法によって例えばボロンをドープした多結晶シリ
コン層（１８）と、窒化シリコン膜（Ｓｉ３Ｎ＋）（１
９）と酸化シリコン膜（２０）とを順次被着形成する。
多結晶シリコン層（１８）の厚みは、１．０μ程度、窒
化シリコン膜（１９）の厚さは１０００人程度１酸化シ
リコン膜（２０）の厚さは５０００人程度変色る。
化シリコン膜（１９）の厚さは１０００人程度１酸化シ
リコン膜（２０）の厚さは５０００人程度変色る。
又、多結晶シリコン７！（１Ｂ）のボロンの濃度は１０
２０ａ ｔｏＩＩＩｓ／ ａｄ以上である（第３図Ｃ）
。尚、場合によっては多結晶シリコン層（１８）と窒化
シリコン膜（１９）との間に５ｉＯｚ膜をさらに介在さ
せてもよい。
２０ａ ｔｏＩＩＩｓ／ ａｄ以上である（第３図Ｃ）
。尚、場合によっては多結晶シリコン層（１８）と窒化
シリコン膜（１９）との間に５ｉＯｚ膜をさらに介在さ
せてもよい。
次に、酸化シリコン膜（２０） 、窒化シリコン膜（１
９）及び多結晶シリコン層（１８）に対しフォトエツチ
ングを行って夫々Ｎチャンネル及びＰチャンネルのゲー
ト部に対応する部分の領域（２７Ｎ）及び（２７Ｐ）を
残して他部をエツチング除去する（第３図Ｄ）。
９）及び多結晶シリコン層（１８）に対しフォトエツチ
ングを行って夫々Ｎチャンネル及びＰチャンネルのゲー
ト部に対応する部分の領域（２７Ｎ）及び（２７Ｐ）を
残して他部をエツチング除去する（第３図Ｄ）。
次に、フォトマスクを用いることなく ５ｉＯＪ＊（２
５） 、 （２６）及び（２０）の厚み差を利用して
５ｔｏ２１１１に対してエツチング処理を施し、Ｎチャ
ンネル及びＰチャンネルの各ソース及びドレインに対応
する部分の薄い５ｉ０２膜（２６）を選択除去し、ここ
に拡散窓（１４） 、 （１５） 、 （１６）及
び（１７）を形成する（第３図Ｅ）。
５） 、 （２６）及び（２０）の厚み差を利用して
５ｔｏ２１１１に対してエツチング処理を施し、Ｎチャ
ンネル及びＰチャンネルの各ソース及びドレインに対応
する部分の薄い５ｉ０２膜（２６）を選択除去し、ここ
に拡散窓（１４） 、 （１５） 、 （１６）及
び（１７）を形成する（第３図Ｅ）。
しかる後、各拡散窓（１４）〜（１７）を含む表面全面
ばＰ形不純物の拡散源となる層、例えばボロンガラスの
Ｓ ｉＣｈ層即ち所謂ボロンガラスｊｉｉ（２Ｂ）をＣ
ＶＤ法にて被着形成する。ボロンガラス層（２８）の厚
さは３０００人〜５０００人程度変色し、又、ボロンの
濃度は１０” ａｔｏｍｓ／−以上となすを可とンネル
側のボロンガラス層（２８）のみを選択的にエツチング
除去し、拡散窓（１４）及び（１５）を開孔して後、こ
の拡散窓（１４）及び（１５）に対してＮ形不純物例え
ばリンをプレデポジットし或はイオン注入法にて打込み
、酸化性雰囲気中で拡散処理してＰ形島領域（１２）に
Ｎ形のソース領域（２１Ｓ）及び（２１０）を形成する
。このときリン拡散を同時に基体（１１）の裏面にも行
い、基体（１１）の裏面に高濃度領域（２９）を形成す
る。又、この拡散時においては、同時にボロンガラスＩ
ｆｆ（２Ｂ）を不純物拡散源として拡散窓（１６）及び
（１７）を通してボロンが基体（１１）に拡散され、Ｐ
形のソース領域（２２３）及びドレイン領域（２２Ｄ）
が形成される（第３図Ｇ及びｌ）。
ばＰ形不純物の拡散源となる層、例えばボロンガラスの
Ｓ ｉＣｈ層即ち所謂ボロンガラスｊｉｉ（２Ｂ）をＣ
ＶＤ法にて被着形成する。ボロンガラス層（２８）の厚
さは３０００人〜５０００人程度変色し、又、ボロンの
濃度は１０” ａｔｏｍｓ／−以上となすを可とンネル
側のボロンガラス層（２８）のみを選択的にエツチング
除去し、拡散窓（１４）及び（１５）を開孔して後、こ
の拡散窓（１４）及び（１５）に対してＮ形不純物例え
ばリンをプレデポジットし或はイオン注入法にて打込み
、酸化性雰囲気中で拡散処理してＰ形島領域（１２）に
Ｎ形のソース領域（２１Ｓ）及び（２１０）を形成する
。このときリン拡散を同時に基体（１１）の裏面にも行
い、基体（１１）の裏面に高濃度領域（２９）を形成す
る。又、この拡散時においては、同時にボロンガラスＩ
ｆｆ（２Ｂ）を不純物拡散源として拡散窓（１６）及び
（１７）を通してボロンが基体（１１）に拡散され、Ｐ
形のソース領域（２２３）及びドレイン領域（２２Ｄ）
が形成される（第３図Ｇ及びｌ）。
次に、各ゲート部のシリコン多結晶層（１８Ｎ）（１８
Ｐ）上の酸化シリコンＩｌ！！（２０）及び窒化シリコ
ンＩＪ （１９） 、各ソース及びドレイン領域上の酸
化膜に対し電極窓あけを行い、然る後、之等の窓孔を通
して夫々Ｎ形のソース領域（２１Ｓ）、 ドレイン領
域（２１０）及び多結晶シリコン層（１８Ｎ）上に例え
ばＡβ蒸着によるソース電極（Ｓｒ ） 。
Ｐ）上の酸化シリコンＩｌ！！（２０）及び窒化シリコ
ンＩＪ （１９） 、各ソース及びドレイン領域上の酸
化膜に対し電極窓あけを行い、然る後、之等の窓孔を通
して夫々Ｎ形のソース領域（２１Ｓ）、 ドレイン領
域（２１０）及び多結晶シリコン層（１８Ｎ）上に例え
ばＡβ蒸着によるソース電極（Ｓｒ ） 。
ドレイン電極（Ｄｌ）及びゲート電極（Ｇ１）を形成し
、またＰ形のソース領＠Ｃ２２５）、 ドレイン領域
（２２Ｄ ）及び多結晶シリコン層（１８Ｐ）上に夫々
ソース電極（Ｓ２ ） 、 ドレイン電極（Ｄ２）及
びゲート電極（Ｇ２）を形成する。さらに基体（１１）
の裏面の高濃度領域（２９）上に裏面電極（３０）を形
成する。斯くして第３図Ｊに示す如く目的とするシリコ
ンゲートによる相補性の絶縁ゲート型電界効果トランジ
スタを得る。
、またＰ形のソース領＠Ｃ２２５）、 ドレイン領域
（２２Ｄ ）及び多結晶シリコン層（１８Ｐ）上に夫々
ソース電極（Ｓ２ ） 、 ドレイン電極（Ｄ２）及
びゲート電極（Ｇ２）を形成する。さらに基体（１１）
の裏面の高濃度領域（２９）上に裏面電極（３０）を形
成する。斯くして第３図Ｊに示す如く目的とするシリコ
ンゲートによる相補性の絶縁ゲート型電界効果トランジ
スタを得る。
斯る第３図の製法によれば、予めゲート絶縁層となる薄
い５ｉＯＪ臭（２６）上の所定位置に不純物ドープの多
結晶シリコン層（１８）、窒化シリコン膜（１９）及び
酸化シリコン膜（２０）を被着してゲート部を形成し、
これをマスクとして５ｉＯＪ！！！ （２６）に対して
拡散窓あけを行い、この拡散窓（１４）〜（１７）を通
してソース及びドレイン領域を拡散形成するので、第２
図の場合と同様にソース領域及びドレイン領域とゲート
部間の位置合せが精度よく行なわれ、容易にシリコンゲ
ートによる相補性のトランジスタを製造できる。
い５ｉＯＪ臭（２６）上の所定位置に不純物ドープの多
結晶シリコン層（１８）、窒化シリコン膜（１９）及び
酸化シリコン膜（２０）を被着してゲート部を形成し、
これをマスクとして５ｉＯＪ！！！ （２６）に対して
拡散窓あけを行い、この拡散窓（１４）〜（１７）を通
してソース及びドレイン領域を拡散形成するので、第２
図の場合と同様にソース領域及びドレイン領域とゲート
部間の位置合せが精度よく行なわれ、容易にシリコンゲ
ートによる相補性のトランジスタを製造できる。
又、第２図と同様に多結晶シリコン層（１８）上に窒化
シリコンｌ１ｌ（１９）及び酸化シリコンＪＩＳ（２０
）が設けられていることによって、工程中において多結
晶シリコン中への不純物拡散を阻止し、ゲート部におけ
る多結晶シリコン層（１８）の抵抗値の増加を防ぎ且つ
ゲート・ドレイン間浮遊容量Ｃｄｇを小さく出来る。
シリコンｌ１ｌ（１９）及び酸化シリコンＪＩＳ（２０
）が設けられていることによって、工程中において多結
晶シリコン中への不純物拡散を阻止し、ゲート部におけ
る多結晶シリコン層（１８）の抵抗値の増加を防ぎ且つ
ゲート・ドレイン間浮遊容量Ｃｄｇを小さく出来る。
さらに、ボロンガラス層（２８）とリンのプレデポジッ
トにより夫々Ｐチャンネル及びＮチャンネルのソース領
域及びドレイン領域を形成するので両領域を別々に制御
できる。そしζ、ボロンガラス層（２８）が、Ｐチャン
ネルのソース及びドレインの不純物拡散源となると共に
、Ｎチャンネルのソース及びドレインの不純物（リン）
導入用マスクとして作用するために、Ｐチャンネル及び
Ｎチャンネルのソース領域、ドレイン領域を形成する際
の工程を簡略化できる。
トにより夫々Ｐチャンネル及びＮチャンネルのソース領
域及びドレイン領域を形成するので両領域を別々に制御
できる。そしζ、ボロンガラス層（２８）が、Ｐチャン
ネルのソース及びドレインの不純物拡散源となると共に
、Ｎチャンネルのソース及びドレインの不純物（リン）
導入用マスクとして作用するために、Ｐチャンネル及び
Ｎチャンネルのソース領域、ドレイン領域を形成する際
の工程を簡略化できる。
第４図は本発明の更に他の実施例である。之は第２図Ａ
の工程と同様に例えばＮ形のシリコン半導体基体（１１
）の−主面にＰ形の半導体島領域（１２）を形成し、そ
の−主面全面に爾後ゲート絶縁層として用いる１５００
人程度０熱酸化によるＳ ｉ０２膜（１３）を被着形成
して後、このＳ ｉ（ｈ膜（１３）上に順次ＣＶＤ法に
よるボロンドープの多結晶シリコン層ｎｅ）、窒化シリ
コンＮＧ！（１９）及び酸化シリコン膜（２０）を被着
形成する。これら各酸化シリコン１！ （２０） 、
Ｍ化シリコン膜（１９）及び多結晶シリコン層（１８）
の厚みは第２図で述べたと同様の厚みに選ぶ。（第４図
Ａ及びＢ） 次に、同一のフォトマスクを用いて各５ｉ０２１１’（
１３）、多結晶シリコン層（１Ｂ） 、窒化シリコン膜
（１９）及び酸化シリコン膜（２ｏ）をフォトエツチン
グし、Ｐ形島領域（１２）及び基体（１１）の夫々にお
いてソース及びドレインの拡散窓（１４） 。
の工程と同様に例えばＮ形のシリコン半導体基体（１１
）の−主面にＰ形の半導体島領域（１２）を形成し、そ
の−主面全面に爾後ゲート絶縁層として用いる１５００
人程度０熱酸化によるＳ ｉ０２膜（１３）を被着形成
して後、このＳ ｉ（ｈ膜（１３）上に順次ＣＶＤ法に
よるボロンドープの多結晶シリコン層ｎｅ）、窒化シリ
コンＮＧ！（１９）及び酸化シリコン膜（２０）を被着
形成する。これら各酸化シリコン１！ （２０） 、
Ｍ化シリコン膜（１９）及び多結晶シリコン層（１８）
の厚みは第２図で述べたと同様の厚みに選ぶ。（第４図
Ａ及びＢ） 次に、同一のフォトマスクを用いて各５ｉ０２１１’（
１３）、多結晶シリコン層（１Ｂ） 、窒化シリコン膜
（１９）及び酸化シリコン膜（２ｏ）をフォトエツチン
グし、Ｐ形島領域（１２）及び基体（１１）の夫々にお
いてソース及びドレインの拡散窓（１４） 。
（１５） 、 （１６）及び（１７）を形成する（第
４図ｃ）。
４図ｃ）。
次に、各拡散窓（１４）〜（１７）を含む全面にＰ形不
純物の拡散源となる層、例えばボロントープのＳ ｉＣ
ｈ層即ち所謂ボロンガラス層（２８）をＣＶＤ法にて被
着形成し、然る後このボロンガラス層（２８）に対しフ
ォトエツチングを行い、Ｎチャンネルのゲート部とＰチ
ャンネルのゲート部が拡散窓（１６） （１７）上の
ボロンガラスＷＪ（２８）を残して他のボロンガラス層
（２８）を選択除去する。
純物の拡散源となる層、例えばボロントープのＳ ｉＣ
ｈ層即ち所謂ボロンガラス層（２８）をＣＶＤ法にて被
着形成し、然る後このボロンガラス層（２８）に対しフ
ォトエツチングを行い、Ｎチャンネルのゲート部とＰチ
ャンネルのゲート部が拡散窓（１６） （１７）上の
ボロンガラスＷＪ（２８）を残して他のボロンガラス層
（２８）を選択除去する。
このボロンガラス層（２８）のフォトエツチングによっ
てＮチャンネル側の拡散窓（１４） （１５）は再現
する。又、このときボロンガラス層（２８）の除去され
た部分の酸化シリコン膜（２０）及び窒化シリコン膜（
１９）も除去する（第４図り及びＥ）。
てＮチャンネル側の拡散窓（１４） （１５）は再現
する。又、このときボロンガラス層（２８）の除去され
た部分の酸化シリコン膜（２０）及び窒化シリコン膜（
１９）も除去する（第４図り及びＥ）。
次に、この拡散窓（１４）及び（１５）に対してＮ形不
純物例えばリンをプレデポジットし、或はイオン注入法
にて打込み、酸化性雰囲気中で拡散処理してＰ形品領域
（１２）にＮ形のソース領域（２１Ｓ）及びドレイン領
域（２１０）を形成し、同時にボロンガラス層（２８）
を不純物拡散源として拡散窓（１６）及び（１７）を通
してボロンを拡散し、基体（１１）にＰ形のソース領域
（２２Ｓ）及びドレイン領域（２２Ｄ）を形成する。ま
た、この酸化性雰囲気中での高温処理により窒化シリコ
ン膜（１９）の被着されない部分の多結晶シリコン層（
１８）が選択酸化され絶縁層に変わる（第４図Ｆ）。
純物例えばリンをプレデポジットし、或はイオン注入法
にて打込み、酸化性雰囲気中で拡散処理してＰ形品領域
（１２）にＮ形のソース領域（２１Ｓ）及びドレイン領
域（２１０）を形成し、同時にボロンガラス層（２８）
を不純物拡散源として拡散窓（１６）及び（１７）を通
してボロンを拡散し、基体（１１）にＰ形のソース領域
（２２Ｓ）及びドレイン領域（２２Ｄ）を形成する。ま
た、この酸化性雰囲気中での高温処理により窒化シリコ
ン膜（１９）の被着されない部分の多結晶シリコン層（
１８）が選択酸化され絶縁層に変わる（第４図Ｆ）。
然る後、電極窓あけを行いＮ形のソース領域（２１Ｓ
） 、 ドレイン領域（２１０）及びゲート部の多結
晶シリコン層（１８Ｎ）上に夫々例えばＡｊ？蒸着によ
るソース電極（３１） 、 ドレイン領域（Ｄｌ）及
びゲート電極（Ｇ１）を形成し、またＰ形のソース領域
（２２Ｓ）、 ドレイン領域（２２０）及びゲート部
の多結晶シリコン層（１８Ｐ）上に夫々ソース電極（Ｓ
２ ） 、 ドレイン領域（Ｄ２）及びゲート電極（
Ｇ２）を形成し、第４図Ｇに示す目的とするシリコンゲ
ートにょる相補性の絶縁ゲート型電界効果トランジスタ
を得る。
） 、 ドレイン領域（２１０）及びゲート部の多結
晶シリコン層（１８Ｎ）上に夫々例えばＡｊ？蒸着によ
るソース電極（３１） 、 ドレイン領域（Ｄｌ）及
びゲート電極（Ｇ１）を形成し、またＰ形のソース領域
（２２Ｓ）、 ドレイン領域（２２０）及びゲート部
の多結晶シリコン層（１８Ｐ）上に夫々ソース電極（Ｓ
２ ） 、 ドレイン領域（Ｄ２）及びゲート電極（
Ｇ２）を形成し、第４図Ｇに示す目的とするシリコンゲ
ートにょる相補性の絶縁ゲート型電界効果トランジスタ
を得る。
斯る第４図の製法に於ても、基体（１１）上に順次ゲー
ト絶縁層となり得る５ｉＯＪｌ＞ （１３） 、不純物
ドープの多結晶シリコン層（１Ｂ） 、窒化シリコンＩ
ＩＩ（１９）及び酸化シリコン膜（２ｏ）を形成して後
、２等積層体に対して同一のフォトマスクを用いてＰチ
ャンネル及びＮチャンネルの拡散窓あけを行い、同時に
ゲート部を形成し、このゲート部を拡散マスクとしてそ
の各拡散窓を通してＰチャンネル及びＮチャンネルの夫
々のソース領域及びドレイン領域を形成するようになす
ので、第２図及び第３図の場合と同様にＰチャンネル及
びＮチャンネル共にソース領域及びドレイン領域とゲー
ト部間の位置合せ精度が良く、且つ製造が容易で信頼性
の高い斯種相補性のトランジスタが得られる。
ト絶縁層となり得る５ｉＯＪｌ＞ （１３） 、不純物
ドープの多結晶シリコン層（１Ｂ） 、窒化シリコンＩ
ＩＩ（１９）及び酸化シリコン膜（２ｏ）を形成して後
、２等積層体に対して同一のフォトマスクを用いてＰチ
ャンネル及びＮチャンネルの拡散窓あけを行い、同時に
ゲート部を形成し、このゲート部を拡散マスクとしてそ
の各拡散窓を通してＰチャンネル及びＮチャンネルの夫
々のソース領域及びドレイン領域を形成するようになす
ので、第２図及び第３図の場合と同様にＰチャンネル及
びＮチャンネル共にソース領域及びドレイン領域とゲー
ト部間の位置合せ精度が良く、且つ製造が容易で信頼性
の高い斯種相補性のトランジスタが得られる。
又、ボロンガラス層（２８）とリンのプレデポジット又
はイオン注入法とによりＰチャンネル及びＮチャンネル
のソース及びドレイン領域を形成するので夫々のチャン
ネルのソース及びドレイン領域の制御が可能となる。さ
らに、Ｐチャンネルのソース及びドレインの不純物拡散
源となるボロンガラス層（２８）がＮチャンネルのソー
ス及びドレインの不純物導入用のマスクとなるので、Ｐ
チャンネル及びＮチャンネルのソース領域、ドレイン領
域を形成する際の工程を簡略化することができる。
はイオン注入法とによりＰチャンネル及びＮチャンネル
のソース及びドレイン領域を形成するので夫々のチャン
ネルのソース及びドレイン領域の制御が可能となる。さ
らに、Ｐチャンネルのソース及びドレインの不純物拡散
源となるボロンガラス層（２８）がＮチャンネルのソー
ス及びドレインの不純物導入用のマスクとなるので、Ｐ
チャンネル及びＮチャンネルのソース領域、ドレイン領
域を形成する際の工程を簡略化することができる。
又、ゲート部に於て窒化シリコン膜（１９）及び酸化シ
リコン膜（２０）が設けられるので、多結晶シリコン層
の抵抗値の増加を防ぎゲート・ドレイン間の浮遊容ｆｉ
ｌＣｄｇを小さくすることができ、また、多結晶シリコ
ン層の選択酸化でフィールド部での闇値電圧ｖｔｈを上
げることができる。
リコン膜（２０）が設けられるので、多結晶シリコン層
の抵抗値の増加を防ぎゲート・ドレイン間の浮遊容ｆｉ
ｌＣｄｇを小さくすることができ、また、多結晶シリコ
ン層の選択酸化でフィールド部での闇値電圧ｖｔｈを上
げることができる。
尚、上述の各実施例において、ゲート部としては通常の
熱酸化によるゲート絶縁ｊ−を有する構造の他、Ｓｉ３
Ｎ４及びＳ ｉ０２等よりなる多層ゲート絶縁層を有す
る構造でもよく、或は不揮発性メモリゲート構造として
も良い。
熱酸化によるゲート絶縁ｊ−を有する構造の他、Ｓｉ３
Ｎ４及びＳ ｉ０２等よりなる多層ゲート絶縁層を有す
る構造でもよく、或は不揮発性メモリゲート構造として
も良い。
上述せる如く本発明によれば、相補性の絶縁ゲート型電
界効果トランジスタを精度よく且つ工程を簡略化して製
造できるものであり、例えばその集積回路に適用した場
合にはその集積度を向上し、且つその歩留りの向上を図
ることができるものである。
界効果トランジスタを精度よく且つ工程を簡略化して製
造できるものであり、例えばその集積回路に適用した場
合にはその集積度を向上し、且つその歩留りの向上を図
ることができるものである。
第１図は本発明の説明に供する相補性の絶縁ゲート型電
界効果トランジスタの一例を示す断面図、第２図乃至第
４図は夫々本発明による製法の実施例を示す工程順の断
面図である。 （１１）は第１導電形の半導体基体、（１２）は第２導
電形の半導体島領域、（１３）はＳ ｉ（ｈ膜、（１４
）〜（１７）は拡散窓、（１８）は不純物含有の多結晶
シリコン層、（１９）は窒化シリコン膜、（２０）は酸
化シリコン膜、（２１Ｓ）及び（２１０）は第１導電形
のソース領域及びドレイン領域、（２２Ｓ）及び（２２
Ｄ）は第２導電形のソース領域及びドレイン領域である
。
界効果トランジスタの一例を示す断面図、第２図乃至第
４図は夫々本発明による製法の実施例を示す工程順の断
面図である。 （１１）は第１導電形の半導体基体、（１２）は第２導
電形の半導体島領域、（１３）はＳ ｉ（ｈ膜、（１４
）〜（１７）は拡散窓、（１８）は不純物含有の多結晶
シリコン層、（１９）は窒化シリコン膜、（２０）は酸
化シリコン膜、（２１Ｓ）及び（２１０）は第１導電形
のソース領域及びドレイン領域、（２２Ｓ）及び（２２
Ｄ）は第２導電形のソース領域及びドレイン領域である
。
Claims (1)
- 【特許請求の範囲】 複数対のソース形成領域及びドレイン形成領域に対応
する部分に開口を有する絶縁膜を形成する工程と、 該絶縁膜のゲート絶縁膜上に第１導電形不純物含有のゲ
ート電極を形成する工程と、 少くとも上記１対の開口上に第１導電形の不純物含有物
質を形成する工程と、 上記第１導電形の不純物含有物質から上記半導体領域に
第１導電形不純物領域を形成する工程と、上記第１導電
形の不純物含有物質をマスクとして、該不純物含有物質
が被着されていない上記開口を通して上記半導体領域に
第２導電形不純物領域を形成する工程とからなる絶縁ゲ
ート型電界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036964A JPS61190975A (ja) | 1986-02-21 | 1986-02-21 | 絶縁ゲート型電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036964A JPS61190975A (ja) | 1986-02-21 | 1986-02-21 | 絶縁ゲート型電界効果トランジスタの製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9902976A Division JPS5324281A (en) | 1976-08-19 | 1976-08-19 | Production of insulated gate type field effect transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61190975A true JPS61190975A (ja) | 1986-08-25 |
| JPH0225261B2 JPH0225261B2 (ja) | 1990-06-01 |
Family
ID=12484414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61036964A Granted JPS61190975A (ja) | 1986-02-21 | 1986-02-21 | 絶縁ゲート型電界効果トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190131090A (ko) * | 2017-05-19 | 2019-11-25 | 이구루코교 가부시기가이샤 | 슬라이딩 부품 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868177A (ja) * | 1972-01-27 | 1973-09-17 | ||
| JPS4952984A (ja) * | 1972-09-25 | 1974-05-23 | ||
| JPS5169372A (ja) * | 1974-11-06 | 1976-06-15 | Ibm | |
| JPS5324281A (en) * | 1976-08-19 | 1978-03-06 | Sony Corp | Production of insulated gate type field effect transistors |
-
1986
- 1986-02-21 JP JP61036964A patent/JPS61190975A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868177A (ja) * | 1972-01-27 | 1973-09-17 | ||
| JPS4952984A (ja) * | 1972-09-25 | 1974-05-23 | ||
| JPS5169372A (ja) * | 1974-11-06 | 1976-06-15 | Ibm | |
| JPS5324281A (en) * | 1976-08-19 | 1978-03-06 | Sony Corp | Production of insulated gate type field effect transistors |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190131090A (ko) * | 2017-05-19 | 2019-11-25 | 이구루코교 가부시기가이샤 | 슬라이딩 부품 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225261B2 (ja) | 1990-06-01 |
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