JPS6015973A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6015973A JPS6015973A JP58123267A JP12326783A JPS6015973A JP S6015973 A JPS6015973 A JP S6015973A JP 58123267 A JP58123267 A JP 58123267A JP 12326783 A JP12326783 A JP 12326783A JP S6015973 A JPS6015973 A JP S6015973A
- Authority
- JP
- Japan
- Prior art keywords
- input
- resistor
- output side
- semiconductor device
- protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はゲート保菌回路を有する半導体装置に関し、特
に回路内に設けた入力保護抵抗の破壊耐圧の白土を図っ
た半導体装置に関するものである。
に回路内に設けた入力保護抵抗の破壊耐圧の白土を図っ
た半導体装置に関するものである。
一般ＫＭＯ８）ランジスタを用いた半導体装置では、外
部の過大信号から内部回路を保護するために所謂ゲート
保護回路を設けている。例えば第１図はその一例であり
、半導体基板１上に設けた外部電極（電極バット）２と
内部回路３との間にポリシリコンにて形成した入力保護
抵抗４を接続し、更にこの抵抗４の一端にゲート６とド
レイン７を直結したＭＯＳ）ランジスタ５のソース８を
接続し保護ダイオードとしたものである。この抵抗４と
保護ダイオード５０作用によって入力信号に電圧降下を
生じさせ、内部回路への過大信号の入力防止を図って還
・る（特願昭５６−９５３５７号公報など）。
部の過大信号から内部回路を保護するために所謂ゲート
保護回路を設けている。例えば第１図はその一例であり
、半導体基板１上に設けた外部電極（電極バット）２と
内部回路３との間にポリシリコンにて形成した入力保護
抵抗４を接続し、更にこの抵抗４の一端にゲート６とド
レイン７を直結したＭＯＳ）ランジスタ５のソース８を
接続し保護ダイオードとしたものである。この抵抗４と
保護ダイオード５０作用によって入力信号に電圧降下を
生じさせ、内部回路への過大信号の入力防止を図って還
・る（特願昭５６−９５３５７号公報など）。
ところで、これまでのこの種のゲート保菌回路に用いら
れている入力保護抵抗４は、ポリシリコン膜の厚さや不
純物のドープ貴等に基づいて単位面積当りの抵抗値をめ
、これから幅寸法（すなわち断面積）や長さを算出して
所定の抵抗値に設定されている。そして、計算上やパタ
ーニングの容易性等から、入力保護抵抗４は均一幅寸法
、換言すれば均一断面積のものとし又形成されて（・る
。
れている入力保護抵抗４は、ポリシリコン膜の厚さや不
純物のドープ貴等に基づいて単位面積当りの抵抗値をめ
、これから幅寸法（すなわち断面積）や長さを算出して
所定の抵抗値に設定されている。そして、計算上やパタ
ーニングの容易性等から、入力保護抵抗４は均一幅寸法
、換言すれば均一断面積のものとし又形成されて（・る
。
どころか、本発明者の種々の検討によれば、このような
均−断面積の入力保護抵抗４を用いると、例えば静電ｑ
による過大信号が入力されたときには入力側、つまり電
極バッド２に近い側の部分で抵抗４に静電破壊が生じる
ことが多く、その信頼性が低くなるという問題が生じる
ことがあきらかになった。また、同様にｃＭｏｓ以外の
半導体装置にお℃・て入力保護抵抗に拡散抵抗を使用す
る保護回路にあっても、拡散断面績が均一であると入力
側において静電破壊が生じゃすいことがゎがっプこ。
均−断面積の入力保護抵抗４を用いると、例えば静電ｑ
による過大信号が入力されたときには入力側、つまり電
極バッド２に近い側の部分で抵抗４に静電破壊が生じる
ことが多く、その信頼性が低くなるという問題が生じる
ことがあきらかになった。また、同様にｃＭｏｓ以外の
半導体装置にお℃・て入力保護抵抗に拡散抵抗を使用す
る保護回路にあっても、拡散断面績が均一であると入力
側において静電破壊が生じゃすいことがゎがっプこ。
本発明の目的は入力保護抵抗の破壊耐圧を増大して破壊
を防止し、これによりゲルト保護回路ないし半導体装僅
全体の信頼性な向上することができる半導体装置を提供
することにある。
を防止し、これによりゲルト保護回路ないし半導体装僅
全体の信頼性な向上することができる半導体装置を提供
することにある。
本発明の前記ならび忙そのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかＫなるであ
ろう。
本明細書の記述および添付図面からあきらかＫなるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、入力保護抵抗の単位長さあたりの抵抗値を出
力側に較べて入力側で大きくするためその断面積を出力
側に較べて入力側で大きくすることにより、入力側の破
壊耐圧を大きくし、これにより入力側な℃・し抵抗全体
での破壊を防止して信頼性の向上を達成するものである
。
力側に較べて入力側で大きくするためその断面積を出力
側に較べて入力側で大きくすることにより、入力側の破
壊耐圧を大きくし、これにより入力側な℃・し抵抗全体
での破壊を防止して信頼性の向上を達成するものである
。
〔実施例１〕
第２図は本発明をＣＭＯＳ構成の半導体装置に適用した
実施例で、第３図はその等価回路図である。図示のよう
ＫＰチャネルＭＯ８）ランジヌタ、ＮチャネルＭＯ８Ｉ
−ランジスタからなるＣＭＯＳ構成の内部回路１２を形
成した半導体基板工ｌの一部にはＡ１ 材料等からなる
方形の外部電極端子（電極バンド）１３を形成し、この
電極バッド１３と前記内部回路１２との間にゲート保＝
ｉ回路１４を設けている。ゲート保贋回路１４はポリシ
リコン膜にて形成した入力保護抵抗１５と、ＭＯＳ）ラ
ンジスタを利用した保簡ダイオードＩ６とで構成してい
る。
実施例で、第３図はその等価回路図である。図示のよう
ＫＰチャネルＭＯ８）ランジヌタ、ＮチャネルＭＯ８Ｉ
−ランジスタからなるＣＭＯＳ構成の内部回路１２を形
成した半導体基板工ｌの一部にはＡ１ 材料等からなる
方形の外部電極端子（電極バンド）１３を形成し、この
電極バッド１３と前記内部回路１２との間にゲート保＝
ｉ回路１４を設けている。ゲート保贋回路１４はポリシ
リコン膜にて形成した入力保護抵抗１５と、ＭＯＳ）ラ
ンジスタを利用した保簡ダイオードＩ６とで構成してい
る。
前記入力保ｎＨＱ抵抗１５ばつづら折り状にパターニン
グしたポリシリコン膜からなり、その入力側ｌｒａ １
５ ａはコンタクトホール１７を介して前記電極バッド
１３に接続される。また、出力側端１５ｂはＡｌ 配置
２３を通して前記内部回路の例えばゲートに接続され、
他方Ａ） 配線２２を通して保護ダイオード１６に接続
される。保護ダイオード１６は、ソー７１８、ポリシリ
コン膜からなるゲート１９、ドレ・ｆン２０を方形枠状
に形成したＭＯＳトランジスタからｔ、Ｃす、ゲート１
９とドレイン２０をＡｌ 配線２１によって一体的に４
通接続した上で、ソース１９をＡ１ 配置９：ｊｉ！
２２を介して前記抵抗１５の出力（ｉｌｌ団１．１他方
１５ｂに接続している。
グしたポリシリコン膜からなり、その入力側ｌｒａ １
５ ａはコンタクトホール１７を介して前記電極バッド
１３に接続される。また、出力側端１５ｂはＡｌ 配置
２３を通して前記内部回路の例えばゲートに接続され、
他方Ａ） 配線２２を通して保護ダイオード１６に接続
される。保護ダイオード１６は、ソー７１８、ポリシリ
コン膜からなるゲート１９、ドレ・ｆン２０を方形枠状
に形成したＭＯＳトランジスタからｔ、Ｃす、ゲート１
９とドレイン２０をＡｌ 配線２１によって一体的に４
通接続した上で、ソース１９をＡ１ 配置９：ｊｉ！
２２を介して前記抵抗１５の出力（ｉｌｌ団１．１他方
１５ｂに接続している。
そして、前記入力保に’ＴＩ抵抗１５はポリシリコン膜
内へ不純物をドープする等によって適宜の比抵抗ρに調
整される。そして、ポリシリコン膜の幅寸法Ｗｔ ９ｗ
ｔ 、Ｗ３を入力’ｆＪＩ！１４’：Ｍ １５ ａがら
出力側端１５ｂ□□□向かって折曲する毎に低減させて
いる。換言すれば、ポリシリコン膜の厚さが均一である
ことから、その断面積が出力側よりも入力（１４１＋で
大きくなるように形成しても・るのである。この結果、
抵抗１５の単位長さあたりの抵抗値Ｒは入力側で小さく
出力（ｔｉｌｌで大きくなっている。すなわち、分布抵
抗の値が出力側で大きくなっている。
内へ不純物をドープする等によって適宜の比抵抗ρに調
整される。そして、ポリシリコン膜の幅寸法Ｗｔ ９ｗ
ｔ 、Ｗ３を入力’ｆＪＩ！１４’：Ｍ １５ ａがら
出力側端１５ｂ□□□向かって折曲する毎に低減させて
いる。換言すれば、ポリシリコン膜の厚さが均一である
ことから、その断面積が出力側よりも入力（１４１＋で
大きくなるように形成しても・るのである。この結果、
抵抗１５の単位長さあたりの抵抗値Ｒは入力側で小さく
出力（ｔｉｌｌで大きくなっている。すなわち、分布抵
抗の値が出力側で大きくなっている。
この構成によれば、電極バッド１３に過大信号が入力さ
れてこれがゲート保護回路１４、即ち入力保護抵抗１５
に印加されても、入力保護抵抗１５は入力側端１５ａに
おける断面積が大きく形成され℃いるのでその破壊耐圧
が向上されており、し。
れてこれがゲート保護回路１４、即ち入力保護抵抗１５
に印加されても、入力保護抵抗１５は入力側端１５ａに
おける断面積が大きく形成され℃いるのでその破壊耐圧
が向上されており、し。
たがって入力側端における破壊は確実に防止される。ま
た、過大信号は入力保護抵抗１５内で順次電圧降下され
るので出力１１１］端１５ｂ、１５ｃの断面積が小さく
ても破壊されることは７１℃・。結局、入力保護抵抗１
５の破壊を防止し、これによりケ−ト保菌回路ないし半
導体装置全体の信頼性を向上できる。
た、過大信号は入力保護抵抗１５内で順次電圧降下され
るので出力１１１］端１５ｂ、１５ｃの断面積が小さく
ても破壊されることは７１℃・。結局、入力保護抵抗１
５の破壊を防止し、これによりケ−ト保菌回路ないし半
導体装置全体の信頼性を向上できる。
なお、入力保護抵抗１５は、ポリシリコン膜の幅寸法を
入力側から出力側に向かって連続的あるいは非連続的（
段階的）に低減させてもよく、またポリシリコン膜の厚
さを変化させることにより断面積を変化させるようにし
てもよい。
入力側から出力側に向かって連続的あるいは非連続的（
段階的）に低減させてもよく、またポリシリコン膜の厚
さを変化させることにより断面積を変化させるようにし
てもよい。
〔実施例２〕
第４図は本発明をＣＭＯ８以外の例えばＮＭＯＳトラン
ジスタ措成の半導体装置に適用した例である。即ち、内
部回路ＫＣＭＯ３を使用しない装置ではラッチアップ等
の寄生素子現象の心配がなし・ことから入力保護抵抗に
所謂拡散抵抗を使用できる。したがって、図示のよ５＋
Ｃ半心体基板３１の主面に不純物のイオン打込みや拡散
によって入力保護抵抗３２を形成し、これに保護ダイオ
ード３３を接続してゲート保護回路３４を４１り成した
上で電極パッド３５と内部回路３６の間に接続している
。
ジスタ措成の半導体装置に適用した例である。即ち、内
部回路ＫＣＭＯ３を使用しない装置ではラッチアップ等
の寄生素子現象の心配がなし・ことから入力保護抵抗に
所謂拡散抵抗を使用できる。したがって、図示のよ５＋
Ｃ半心体基板３１の主面に不純物のイオン打込みや拡散
によって入力保護抵抗３２を形成し、これに保護ダイオ
ード３３を接続してゲート保護回路３４を４１り成した
上で電極パッド３５と内部回路３６の間に接続している
。
前記入力保Ｒ′〉抵抗１５は保設ダイオード３３を構成
スるＭＯＳ）ランジスタのソース３７、ト°レイン３８
の各領域と同時に形成し、特にソース３７とは直接接続
された状態にある。またこのソース３７にはＡｌ配線３
９を接続して内部回路３６に接続して℃・る。ポリシリ
コン等にて形成したゲート４０はドレイン３８と共に所
定レベル例えば接地電位に接続される。そして、このよ
うに形成した入力保護抵抗３２は入力側端３２ａから出
力側端３２ｂに向かって幅寸法を徐々に低減させ、断面
積が出力側よりも入力側で増大するように構成している
のである。
スるＭＯＳ）ランジスタのソース３７、ト°レイン３８
の各領域と同時に形成し、特にソース３７とは直接接続
された状態にある。またこのソース３７にはＡｌ配線３
９を接続して内部回路３６に接続して℃・る。ポリシリ
コン等にて形成したゲート４０はドレイン３８と共に所
定レベル例えば接地電位に接続される。そして、このよ
うに形成した入力保護抵抗３２は入力側端３２ａから出
力側端３２ｂに向かって幅寸法を徐々に低減させ、断面
積が出力側よりも入力側で増大するように構成している
のである。
したがって、本実施例の入力保護抵抗３２にあっても入
力側端３２ａの破壊耐圧を太きくシ、入力側ないし出力
側にわたっての破壊を防止して信頼性の向上を達成する
ことができる。本例に牙ｄ℃・ても、抵抗３２０幅やそ
の拡散深さを連続的あるいは段階的に変化させて断面積
を変化させるようにしてもよ〜・。
力側端３２ａの破壊耐圧を太きくシ、入力側ないし出力
側にわたっての破壊を防止して信頼性の向上を達成する
ことができる。本例に牙ｄ℃・ても、抵抗３２０幅やそ
の拡散深さを連続的あるいは段階的に変化させて断面積
を変化させるようにしてもよ〜・。
（１）入力保護抵抗の断面積を入力側で大きく、出力側
で小さくしているので、特に入力側でその破壊耐圧を高
めることができ、入力側ないし出力側での破壊を防止し
てゲート保設回路および半導体装置全体の信頼性を向上
できる。
で小さくしているので、特に入力側でその破壊耐圧を高
めることができ、入力側ないし出力側での破壊を防止し
てゲート保設回路および半導体装置全体の信頼性を向上
できる。
（２） ポリシリコン膜の幅寸法を入力側で大きく、出
力（ＩＩＩで小さくして（・るので、パターニングの際
のパターンを若干変更するだけで抵抗を半成でき、製造
工程を従来と相異させる必要は全くない。
力（ＩＩＩで小さくして（・るので、パターニングの際
のパターンを若干変更するだけで抵抗を半成でき、製造
工程を従来と相異させる必要は全くない。
（３）拡散抵抗にお（・てもイオン打込みや拡散のパタ
ーンを変えるだけでよ（、製造工程を増やす必要もな見
・。
ーンを変えるだけでよ（、製造工程を増やす必要もな見
・。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しな〜・範囲で種々変更
可能であることは（・うまでもない。たとえば、保菌抵
抗の入力側と出力側の単位長さあたりの抵抗値を変える
手段として他の手段例えば比抵抗を変える方法を用−・
でも良い。また入力側と出力側の断面積の変化割合は、
必要とされる抵抗値に応じて適宜変化できる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しな〜・範囲で種々変更
可能であることは（・うまでもない。たとえば、保菌抵
抗の入力側と出力側の単位長さあたりの抵抗値を変える
手段として他の手段例えば比抵抗を変える方法を用−・
でも良い。また入力側と出力側の断面積の変化割合は、
必要とされる抵抗値に応じて適宜変化できる。
以上の説明では主として本発明者によってなされた発明
をその背景とかった利用分野であるＭＯ８型半導体装置
に適用した場合につ（・てＭＱ明しブこが、それに限定
されるものではなく、ＭＩＳ型ある〜・はバイポーラ型
等の半導体装置にも適用することができる。
をその背景とかった利用分野であるＭＯ８型半導体装置
に適用した場合につ（・てＭＱ明しブこが、それに限定
されるものではなく、ＭＩＳ型ある〜・はバイポーラ型
等の半導体装置にも適用することができる。
第１図は従来装置の一部の平面図、
第２図は本発明装置の要部の平面図、
第３図は等価回路図。
第４図は他の実施例の要部平面図である。
Claims (1)
- 【特許請求の範囲】 １、入力保護抵抗と保護ダイオードとでゲート保膜回路
を宿成し、過大入力に対して内部回路の保菌を図ってな
る半導体装置にお（・て、前記入力保護抵抗の単位長さ
あたりの抵抗値を内部回路に接続される出力側よりも過
大入力が入力され得る入力側で太き（形成したことを特
徴とする半導体装置。 ２、入力保に５抵抗をポリシリコン膜で形成し、その幅
寸法を出力側よりも入力側で大きくしてなる特許請求の
範囲第１項記載の半導体装置。 ３、入力保護抵抗を不純物の拡散層で形成し、その幅寸
法や拡散深さを出力側よりも入力側で太き（してなる特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123267A JPS6015973A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123267A JPS6015973A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015973A true JPS6015973A (ja) | 1985-01-26 |
Family
ID=14856329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123267A Pending JPS6015973A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015973A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242454A (ja) * | 1985-08-19 | 1987-02-24 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS6254458A (ja) * | 1985-09-03 | 1987-03-10 | Toshiba Corp | 入力保護回路 |
| JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877252A (ja) * | 1981-11-02 | 1983-05-10 | Hitachi Ltd | 入力保護回路装置 |
-
1983
- 1983-07-08 JP JP58123267A patent/JPS6015973A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877252A (ja) * | 1981-11-02 | 1983-05-10 | Hitachi Ltd | 入力保護回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242454A (ja) * | 1985-08-19 | 1987-02-24 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS6254458A (ja) * | 1985-09-03 | 1987-03-10 | Toshiba Corp | 入力保護回路 |
| JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0151070B2 (ja) | ||
| US4691217A (en) | Semiconductor integrated circuit device | |
| JPH1187727A5 (ja) | ||
| JPS6146986B2 (ja) | ||
| US5227327A (en) | Method for making high impedance pull-up and pull-down input protection resistors for active integrated circuits | |
| JPS6015973A (ja) | 半導体装置 | |
| JPS5980973A (ja) | ゲ−ト保護回路 | |
| JPH02209735A (ja) | 半導体装置 | |
| JP2982250B2 (ja) | 半導体装置 | |
| JP3157614B2 (ja) | 半導体集積回路 | |
| JPS58222573A (ja) | 半導体集積回路装置 | |
| JPS59231847A (ja) | 半導体集積回路装置 | |
| JPH04164371A (ja) | 半導体集積回路 | |
| JPH0254959A (ja) | 半導体装置 | |
| JP2669245B2 (ja) | 半導体装置 | |
| JPS622704B2 (ja) | ||
| JPH0379874B2 (ja) | ||
| JP3064364B2 (ja) | 半導体集積回路 | |
| JPH01185971A (ja) | 絶縁ゲート型半導体装置 | |
| JPS62109354A (ja) | 半導体集積回路 | |
| JP3204376B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0532908B2 (ja) | ||
| JPS6053070A (ja) | Ｍｏｓ−ｆｅｔ集積回路装置 | |
| JPS627710B2 (ja) | ||
| JP2870923B2 (ja) | 半導体集積回路の保護回路 |