JPS61191117A - 交流３端子高速スイツチング回路 - Google Patents
交流３端子高速スイツチング回路Info
- Publication number
- JPS61191117A JPS61191117A JP2934585A JP2934585A JPS61191117A JP S61191117 A JPS61191117 A JP S61191117A JP 2934585 A JP2934585 A JP 2934585A JP 2934585 A JP2934585 A JP 2934585A JP S61191117 A JPS61191117 A JP S61191117A
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- Japan
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- terminal
- transistor
- control
- switching circuit
- semiconductor switching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、交流をその周波数よりも高い周波数で両方向
にスイッチングすることができる交流３端子高速スイッ
チング回路に関するものである。
にスイッチングすることができる交流３端子高速スイッ
チング回路に関するものである。
（発明の背景）
交流を両方向にスイッチングする素子として、従来より
トチイアツクが知られている。しかしこのトライアック
はゲート信号により両方向に電流を導通させることがで
きるが、この電流を遮断することはこのゲート信号では
できず、この場合は交流電圧を一度ゼロにしなければな
らなかった。
トチイアツクが知られている。しかしこのトライアック
はゲート信号により両方向に電流を導通させることがで
きるが、この電流を遮断することはこのゲート信号では
できず、この場合は交流電圧を一度ゼロにしなければな
らなかった。
このため交流をその周波数よりも高い周波数で両方向に
スイッチングすることはできなかった。
スイッチングすることはできなかった。
このような動作を可能にするものとして、第５図（Ａ）
〜（Ｅ）に示すような種々の回路が考えられる。これら
の図でＤはダイオード、ＴＲは逆阻止トランジスタ、Ｌ
は負荷、Ｓは交流電源を示す。この図中（Ａ）〜（Ｄ）
に示すものはいずれも２つのトランジスタを用いている
ため、負荷りと電源Ｓを除いたスイッチング回路部分が
４端子回路となる。すなわち、交流電圧が印加される２
つの外部入出力端子ａ、ｂと、２つのトランジスタＴＲ
制御用の端子が必要になる。このため制御回路が複雑に
なるという問題があった。
〜（Ｅ）に示すような種々の回路が考えられる。これら
の図でＤはダイオード、ＴＲは逆阻止トランジスタ、Ｌ
は負荷、Ｓは交流電源を示す。この図中（Ａ）〜（Ｄ）
に示すものはいずれも２つのトランジスタを用いている
ため、負荷りと電源Ｓを除いたスイッチング回路部分が
４端子回路となる。すなわち、交流電圧が印加される２
つの外部入出力端子ａ、ｂと、２つのトランジスタＴＲ
制御用の端子が必要になる。このため制御回路が複雑に
なるという問題があった。
また図中（Ｅ）に示すものは１つのトランジスタＴＲで
スイッチングできるが、この場合にはトランジスタＴＲ
のベース電位の基準となる電位（例えば図中χ点の電位
）も検出しておかねばならない。このため前記（Ａ）〜
（Ｄ）に示すものと同様にスイッチング回路としては４
端子回路になるという問題は依然として解決できなかっ
た。
スイッチングできるが、この場合にはトランジスタＴＲ
のベース電位の基準となる電位（例えば図中χ点の電位
）も検出しておかねばならない。このため前記（Ａ）〜
（Ｄ）に示すものと同様にスイッチング回路としては４
端子回路になるという問題は依然として解決できなかっ
た。
（発明の目的）
本発明はこのような事情に鑑みなされたものであり、交
流が印加される２つの外部入出力端子と１つの外部制御
端子との３端子構成として、交流を両方向に高速スイッ
チングすることを可能にする交流３端子高速スイッチン
グ回路を提供することを目的とする。
流が印加される２つの外部入出力端子と１つの外部制御
端子との３端子構成として、交流を両方向に高速スイッ
チングすることを可能にする交流３端子高速スイッチン
グ回路を提供することを目的とする。
（発明の構成）
本発明によればこの目的は、入力端が互いに接続された
２組の逆導通半導体スイッチング素子と、一方の前記逆
導通半導体スイッチング素子の出力端を基準電位として
外部制御端子から入力される制御信号により前記２組の
逆導通半導体スイッチング素キを共にオンにする制御部
とを備え、前記２組の逆導通半導体スイッチング素子の
各出力端を外部から交流電圧が印加される外部入出力端
子としたことを特徴とする交流３端子高速スイッチング
回路によって達成される。
２組の逆導通半導体スイッチング素子と、一方の前記逆
導通半導体スイッチング素子の出力端を基準電位として
外部制御端子から入力される制御信号により前記２組の
逆導通半導体スイッチング素キを共にオンにする制御部
とを備え、前記２組の逆導通半導体スイッチング素子の
各出力端を外部から交流電圧が印加される外部入出力端
子としたことを特徴とする交流３端子高速スイッチング
回路によって達成される。
ここに入力端、出力端とは電流が流入する端子と流出す
る端子であり、制御端とはこの人・出力端間に流れる電
流を制御するための電圧あるいは電流を供給する端子を
意味する。
る端子であり、制御端とはこの人・出力端間に流れる電
流を制御するための電圧あるいは電流を供給する端子を
意味する。
（実施例）
第１図は本発明の一実施例の回路図である。この図で符
号１０．１２は逆導通半導体スイッチング素子としての
Ｎチャンネル１７９７９３７ＭＯ８型電界効果トランジ
スタ（以下ＦＥＴという）である。逆導通半導体スイッ
チング素子１０゜１２は電流が入力する入力端となるド
レインＤ。
号１０．１２は逆導通半導体スイッチング素子としての
Ｎチャンネル１７９７９３７ＭＯ８型電界効果トランジ
スタ（以下ＦＥＴという）である。逆導通半導体スイッ
チング素子１０゜１２は電流が入力する入力端となるド
レインＤ。
Ｄと、出力端となるソースＳ、Ｓと、電流を制御する制
御端となるゲートＧ、Ｇを備える。このＦＥＴｌ０，１
２はそれぞれ逆導通ダイオード１０ａ、１２ａを同一半
導体チップ上に予め備えている。これらのＦＥＴ１０．
１２の入力端であるドレインＤ、Ｄは互いに接続され、
出力端であるソースＳ、Ｓは゛それぞれ外部入出力端子
ａ、ｂに接続されている。
御端となるゲートＧ、Ｇを備える。このＦＥＴｌ０，１
２はそれぞれ逆導通ダイオード１０ａ、１２ａを同一半
導体チップ上に予め備えている。これらのＦＥＴ１０．
１２の入力端であるドレインＤ、Ｄは互いに接続され、
出力端であるソースＳ、Ｓは゛それぞれ外部入出力端子
ａ、ｂに接続されている。
１３は制御部であり、ＦＥＴｌ０の制御端であるゲート
Ｇとその出力端であるソースＳとの間に介在する抵抗１
４と、両ＦＥＴｌ０，１２のグー）Ｇ、Ｇ間に接続され
た制御用半導体スイッチング素子としてのＰＮＰ）ラン
ジスタ１６とを備える。トランジスタ１６のエミッタは
ＦＥＴ１２のＧに直接、またそのコレクタは抵抗１８お
よびダイオード２０を介してＦＥＴｌ０のゲートＧにそ
れぞれ接続されている。またこのトランジスタ１６のゲ
ートは抵抗２２を介して外部入出力端子すに接続されて
いる。なお、この外部入出力端子すは外部制御端子Ｃに
入力される制御信号の基準電位となる。この基準電位と
なる外部入出力端子すと、外部制御入力端子Ｃとは抵抗
２４により接続されている。
Ｇとその出力端であるソースＳとの間に介在する抵抗１
４と、両ＦＥＴｌ０，１２のグー）Ｇ、Ｇ間に接続され
た制御用半導体スイッチング素子としてのＰＮＰ）ラン
ジスタ１６とを備える。トランジスタ１６のエミッタは
ＦＥＴ１２のＧに直接、またそのコレクタは抵抗１８お
よびダイオード２０を介してＦＥＴｌ０のゲートＧにそ
れぞれ接続されている。またこのトランジスタ１６のゲ
ートは抵抗２２を介して外部入出力端子すに接続されて
いる。なお、この外部入出力端子すは外部制御端子Ｃに
入力される制御信号の基準電位となる。この基準電位と
なる外部入出力端子すと、外部制御入力端子Ｃとは抵抗
２４により接続されている。
次にこの実施例の動作を説明する。まず外部入出力端子
ａが端子すに対して正となる交流電源の正の半周期につ
いて説明する。この時外部制御端子Ｃの制御信号が、端
子すの電位（基準電位）に略等しいか負であれば、ＦＥ
Ｔ１２はオフとなり、端子ａから端子す方向へは電流は
流れない。
ａが端子すに対して正となる交流電源の正の半周期につ
いて説明する。この時外部制御端子Ｃの制御信号が、端
子すの電位（基準電位）に略等しいか負であれば、ＦＥ
Ｔ１２はオフとなり、端子ａから端子す方向へは電流は
流れない。
すなわちこのスイッチング回路はオフとなる。制御信号
が端子すに対して高電位になれば、抵抗２４を介してＦ
ＥＴ１２のゲートｅソース間電圧ＶＧＳが正となりＦＥ
ＴＩ２はオンとなる。従って端子ａから電流がダイオー
ド１０ａ、ＦＥＴ１２ ・のドレイン・ソース間を通
って端子すに流れる。
が端子すに対して高電位になれば、抵抗２４を介してＦ
ＥＴ１２のゲートｅソース間電圧ＶＧＳが正となりＦＥ
ＴＩ２はオンとなる。従って端子ａから電流がダイオー
ド１０ａ、ＦＥＴ１２ ・のドレイン・ソース間を通
って端子すに流れる。
すなわちスイッチング回路はオンとなる。このように電
源の正の半周期では制御信号の電位か端子すを基準とし
て高・低電位に変化するのに伴って、スイッチング回路
はオン・オンする。
源の正の半周期では制御信号の電位か端子すを基準とし
て高・低電位に変化するのに伴って、スイッチング回路
はオン・オンする。
次に端子ａが端子すに対して低電位となる負の半周期で
の動作を説明する。この時に制御信号が端子すに対して
略同電位または負電位になると、ＦＥＴ１２がオフにな
ると共に、制御用トランジスタ１６もオフとなるので抵
抗１４に電流が流れず、ＦＥＴｌ０のゲート電圧は低く
なってＦＥＴ１０はオフとなる。従ってスイッチング回
路がオフとなる。制御信号が端子すに対して高電位にな
るとＦＥＴ１２はオンとなり、同時に制御用トランジス
タ１６もオンとなって抵抗１４には端子ａ方向への電流
が流れる。このためＦＥＴｌ０もオンとなる。従って端
子すからの電流は、ダイオード１２ａまたはＦＥＴ１２
およびＦＥＴｌ０を通り端子ａに流れる。すなわちスイ
ッチング回路はオンとなる。このように電源の負の半周
期では制御信号の電位が端子すを基準として高・低電位
に変化するのに伴って、スイッチング回路はオン・オフ
する。
の動作を説明する。この時に制御信号が端子すに対して
略同電位または負電位になると、ＦＥＴ１２がオフにな
ると共に、制御用トランジスタ１６もオフとなるので抵
抗１４に電流が流れず、ＦＥＴｌ０のゲート電圧は低く
なってＦＥＴ１０はオフとなる。従ってスイッチング回
路がオフとなる。制御信号が端子すに対して高電位にな
るとＦＥＴ１２はオンとなり、同時に制御用トランジス
タ１６もオンとなって抵抗１４には端子ａ方向への電流
が流れる。このためＦＥＴｌ０もオンとなる。従って端
子すからの電流は、ダイオード１２ａまたはＦＥＴ１２
およびＦＥＴｌ０を通り端子ａに流れる。すなわちスイ
ッチング回路はオンとなる。このように電源の負の半周
期では制御信号の電位が端子すを基準として高・低電位
に変化するのに伴って、スイッチング回路はオン・オフ
する。
第２図はこのスイッチング回路の特性図であり、Ｖａｂ
は端子ａ、ｂ間電圧電圧Ｖｃｂは端子Ｃ９ｂ間電圧を、
またＩは端子ａ、ｂ間に流れる電流を示している。
は端子ａ、ｂ間電圧電圧Ｖｃｂは端子Ｃ９ｂ間電圧を、
またＩは端子ａ、ｂ間に流れる電流を示している。
第３図は第２の実施例の回路図であり、この実施例にお
けるＦＥＴｌ０Ａ、１２．Ａは逆導通ダイオードを内蔵
しないので、別体のダイオード３０．３２を並列接続し
て逆導通可能なスイッチング素子をＦＥＴＩ ＯＡ （
１２Ａ）とダイオニド□３０（３２）とで形成したも９
である。また制御−ｍｌ ３Ａの半導体スイッチング素
子゛としてＰチャンネルデプレッションｐｐ：ｔｓＡを
用いている。
けるＦＥＴｌ０Ａ、１２．Ａは逆導通ダイオードを内蔵
しないので、別体のダイオード３０．３２を並列接続し
て逆導通可能なスイッチング素子をＦＥＴＩ ＯＡ （
１２Ａ）とダイオニド□３０（３２）とで形成したも９
である。また制御−ｍｌ ３Ａの半導体スイッチング素
子゛としてＰチャンネルデプレッションｐｐ：ｔｓＡを
用いている。
第４図の実施例は第３の実施例の回路図であり、この実
施例は°第３図におけるＦＥＴｌ０Ａ。
施例は°第３図におけるＦＥＴｌ０Ａ。
１２ＡをＮＰＮ ）ランジスタＩＯＢ、１２Ｂとし、制
御部１３Ｂのスイッチング素子をＰＮＰトランジスタ１
６としたものである。
御部１３Ｂのスイッチング素子をＰＮＰトランジスタ１
６としたものである。
これら第３，４図の実施例における他の構成および動作
は、前記第１図の実施例と変らないので、同一部分に同
一符号を付し、その説明は繰り返さない。
は、前記第１図の実施例と変らないので、同一部分に同
一符号を付し、その説明は繰り返さない。
なお本発明において逆導通半導体スイッチング素子の電
流の入力端、出力端および電流を制御するための制御端
は、使用する素子により名称は異なる。例えばＦＥＴの
場合は入力端がドレイン、出力端がソース、制御端がゲ
ートとなり、ＮＰＮトランジスタの場合には入力端がコ
レクタ、出力端がエミッタ、制御端がベースとなる。
流の入力端、出力端および電流を制御するための制御端
は、使用する素子により名称は異なる。例えばＦＥＴの
場合は入力端がドレイン、出力端がソース、制御端がゲ
ートとなり、ＮＰＮトランジスタの場合には入力端がコ
レクタ、出力端がエミッタ、制御端がベースとなる。
本発明においては、各回路構成要素・にディスクリート
な素子を用い”てもよいのは易論であるが、牟０４体を
１つの半導体チップに集積回路技術によって形成し、適
宜の容器に密封しておげば、使用に際し非常に便利にな
る。
な素子を用い”てもよいのは易論であるが、牟０４体を
１つの半導体チップに集積回路技術によって形成し、適
宜の容器に密封しておげば、使用に際し非常に便利にな
る。
（発明の効果）
本発明は以上のように、逆導通半導体スイッチング素子
の入力端同士を接続し、その各出力端を外部から交流が
印加される外部入出力端子とし、この端子の一方を基準
電位として外部制御端子から入力される制御信号によっ
て、２つの逆導通スイッチング素子を共にオンとするよ
うに構成したものである。従って３端子回路で交流を両
方向に高速でスイッチングさせることが可能になり、外
部の制御回路の構成が簡単になる。
の入力端同士を接続し、その各出力端を外部から交流が
印加される外部入出力端子とし、この端子の一方を基準
電位として外部制御端子から入力される制御信号によっ
て、２つの逆導通スイッチング素子を共にオンとするよ
うに構成したものである。従って３端子回路で交流を両
方向に高速でスイッチングさせることが可能になり、外
部の制御回路の構成が簡単になる。
第１図は本発明の一実施例の回路図、第２図はその特性
図、第３，４図はそれぞれ他の実施例の回路図、第５図
は従来装置の回路図である。 １０、ＩＯＡ、１２，１２Ａ・・・・ＦＥＴ 。 １０ａ、１２ａ、３０．３２・・・・ダイオード。 １０Ｂ、１２Ｂ・・・・トランジスタ。 １３．１３Ａ、１３Ｂ・・・・制御部。 １６．１６Ａ・・・・制御用トランジスタ。 ａ、ｂ・・・・外部入出力端子。 Ｃ・・・・外部制御端子。 特許出願人 株式会社芝浦製作所 代 理 人 弁理士 山 １）文 雄 第３Ｆ！Ａ 第４図 一丁玉セエ３ 第５図 （Ａ）（、Ｂ） ＜ＣＩ （Ｄ） （Ｅ）
図、第３，４図はそれぞれ他の実施例の回路図、第５図
は従来装置の回路図である。 １０、ＩＯＡ、１２，１２Ａ・・・・ＦＥＴ 。 １０ａ、１２ａ、３０．３２・・・・ダイオード。 １０Ｂ、１２Ｂ・・・・トランジスタ。 １３．１３Ａ、１３Ｂ・・・・制御部。 １６．１６Ａ・・・・制御用トランジスタ。 ａ、ｂ・・・・外部入出力端子。 Ｃ・・・・外部制御端子。 特許出願人 株式会社芝浦製作所 代 理 人 弁理士 山 １）文 雄 第３Ｆ！Ａ 第４図 一丁玉セエ３ 第５図 （Ａ）（、Ｂ） ＜ＣＩ （Ｄ） （Ｅ）
Claims (8)
- （１）入力端が互いに接続された２組の逆導通半導体ス
イッチング素子と、一方の前記逆導通半導体スイッチン
グ素子の出力端を基準電位として外部制御端子から入力
される制御信号により前記２組の逆導通半導体スイッチ
ング素子を共にオンにする制御部とを備え、前記２組の
逆導通半導体スイッチング素子の各出力端を外部から交
流電圧が印加される外部入出力端子としたことを特徴と
する交流３端子高速スイッチング回路。 - （２）逆導通半導体素子スイッチングは、トランジスタ
と、このトランジスタに並列接続されたダイオードとで
形成される特許請求の範囲第１項記載の交流３端子高速
スイッチング回路。 - （３）トランジスタが電界効果トランジスタである特許
請求の範囲第２項記載の交流３端子高速スイッチング回
路。 - （４）トランジスタがＭＯＳゲートトランジスタである
特許請求の範囲第２項記載の交流３端子高速スイッチン
グ回路。 - （５）トランジスタが絶縁ゲートトランジスタである特
許請求の範囲第２項記載の交流３端子高速スイッチング
回路。 - （６）トランジスタが静電誘導型トランジスタである特
許請求の範囲第２項記載の交流３端子高速スイッチング
回路。 - （７）制御部は、基準電位と反対側の逆導通半導体スイ
ッチング素子の出力端と制御端との間に介在する抵抗と
、２組の逆導通半導体スイッチング素子の制御端間に介
在する制御用半導体スイッチング素子とを備え、制御信
号を基準電位側の前記逆導通半導体スイッチング素子の
制御端に入力する一方、前記制御用半導体スイッチング
素子の出力端を基準電位側の前記逆導通半導体スイッチ
ング素子の出力端に接続したことを特徴とする特許請求
の範囲第１〜６項のいずれかに記載の交流３端子高速ス
イッチング回路。 - （８）全ての回路構成素子が１つの半導体チップ上に集
積され容器に収納されている特許請求の範囲第１〜７項
のいずれかに記載の交流３端子高速スイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2934585A JPS61191117A (ja) | 1985-02-19 | 1985-02-19 | 交流３端子高速スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2934585A JPS61191117A (ja) | 1985-02-19 | 1985-02-19 | 交流３端子高速スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61191117A true JPS61191117A (ja) | 1986-08-25 |
| JPH0531847B2 JPH0531847B2 (ja) | 1993-05-13 |
Family
ID=12273636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2934585A Granted JPS61191117A (ja) | 1985-02-19 | 1985-02-19 | 交流３端子高速スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61191117A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07241769A (ja) * | 1994-03-04 | 1995-09-19 | Yuken Kogyo Co Ltd | 油温調整機 |
-
1985
- 1985-02-19 JP JP2934585A patent/JPS61191117A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531847B2 (ja) | 1993-05-13 |
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