JPS6119176A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は二層以上のゲート電極を有する半導体装置の製
造方法に関するものである。

［発明の技術的背景とその問題点］ 二層以上のゲート電極を有する半導体装置、例えば、７
０−ティング・ゲート型のＥＰＲＯＭは第２図（ａ）〜
（ｄ）に示す如き工程を経て製造される。すなわち、初
めにシリコン等の半導体基板１上に島状に素子領域を分
離するフィールド酸化膜２を形成し、次に基板１の素子
領域表面にゲ−ト酸化膜３を形成する。ついで、全面に
第１の多結晶シリコン膜４を堆積する（第２図（ａ）図
示）。

次に、この多結晶シリコン膜４をバターニングして所望
形状の第１のゲート電極（フローティング・ゲート電極
）４−を形成し、次いで、全面にシリコン酸化膜（Ｓ　
ｉ　０２膜）を形成する。これにより、第１のゲート電
極４′表面に酸化膜５が形成される（第２図（ｂ）図示
）。

次いで、全面に第２の多結晶シリコン膜６を堆積しく第
２図（Ｃ）図示）、次に図示しないレジスト・パターン
を用いてこの第２の多結晶シリコン膜６をエツチングし
、酸化膜５を介して第１のゲート電極４′上に第２のゲ
ート電極６−（コントロール・ゲート電極）を形成する
。このとき同時に第２のゲート電極６−の配線もバター
ニング形成する。次に、全面にソース・ドレイン領域形
成予定部が開口された図示しないレジスト・パターンを
形成し、これをマスクに不純物イオンをイオン注入する
。次に、熱処理を行って注入イオンを活性化し、ソース
、ドレイン領域７．８を形成し、次いで、全面に層間絶
縁膜９を堆積する（第２図（ｄ）図示）。ここで第３図
は第２図（ｄ）におけるＡ−Ａ断面図である。

次に周知の技術により、層間絶縁膜９のソース、ドレイ
ン領域７．８位置にコンタクト・ホールを開口し、次い
で全面にアルミニウム堆積して後、これをバターニング
し、コンタクト・ホールを介してソース、ドレイン領域
７．８に接続される配線を形成して半導体装置を完成さ
せる。

ところで、このような従来技術においては、上述したよ
うに第１のゲート電極４′を形成する場合、基板１の全
面に堆積した第１の多結晶シリコン膜４を選択的にエツ
チング除去してバターニングするので、符号ａで示すよ
うに第１のゲート電極４′の端面は垂直となり、従って
、角部は急峻となる。

この急峻な角部は第１のゲート電極４−の表面に酸化膜
５を形成した際、酸化膜成長の性質上、第５図に示す如
く、この角部の酸化膜成長が遅くなってこの部分の膜厚
が薄くなる。しかも、形成された酸化膜の形状からゲー
ト電極４′の該部分が鋭いエツジｂとなるため、ここに
電界集中が生じ、絶縁耐圧が一層悪くなる。

また、第１のゲート電ｔｆ＋４−の上記垂直面部分は、
著しい場合は図に一点鎖線Ｃで示した如く、第１のゲー
ト電極４′の上部側が下部に較べ、ひさしのようにせり
出したいわゆるオーバハング状態になる。

そして、第１のゲート電極４−上に酸化膜５を成長させ
た後、全面に第２のゲート電極用の多結晶シリコン膜を
堆積し、これをバターニングした際、除去すべき部分に
おいて、この第１のゲート電極４−における上記オーバ
ハング部の下の多結晶シリコン膜６が除去しきれず、該
除去工程後においてこの部分に不要な多結晶シリコンが
残留する現象が生じた。そして、このような状態が生じ
ると第２のゲート電極６′に不必要な部分が付加された
かたちとなり、しかも、この残留多結晶シリコン膜がそ
の後の製造工程で剥離したりして、種々の不都合を生じ
、半導体装置の信頼性に悪影響を及ぼす。

また、ＥＰＲＯＭなどにおいては素子の動作速度を向上
させるため、第２のゲート電極６′及びその配線の上層
面に高融点金属または高融点金属のシリサイドを堆積し
、低抵抗化を図ることがあるが、従来構造では第１のゲ
ート電極４′側壁面部での垂直に近い段差が素子の大き
な信頼性低下に繋がる。

すなわち、このような段差部では酸化膜５を形成した後
においても、その壁面は依然としてほぼ垂直状態にあり
、高融点金属材料膜はこのような急峻な段差構造部にお
いては、゛デポジション工程時に局所的に膜厚の変動す
る箇所が生じて、機械的な強度を低下させる。更に、こ
れら高融点材料は一般的には熱的に安定と言われてはい
るが、現実にはその後の工程における熱処理時に段差部
において断線を生じ易かった。したがって、この場合、
電気抵抗の低減は計れず、信頼性も悪くなる。

［発明の目的コ 本発明は上記の事情に鑑みて成されたもので、第１のゲ
ート電極の絶縁膜の絶縁耐圧を向上させるとともに、電
気抵抗を低減するため第２のゲート酸化膜及びその配線
上に高融点金属材料をｍ積した場合において第１のゲー
ト電極側部での段差による該高融点金属材料のパターン
切れを防止できるようにした半導体装置の製造方法を提
供することを目的とする。

［発明のｌ［要ｊ すなわち、上記目的を達成するため本発明は、一導電型
半導体基板の表−に島状に素子領域を分離するフィール
ド酸化膜を形成し、該素子領域の表面に第１のゲート酸
化膜を形成する工程と、全面に第１の多結晶シリコン躾
を形成し、その全面に該第１の多結晶シリコン膜の保護
膜を形成した後、これら二層をバターニングして第１の
ゲート電極を形成する工程と、全面に酸化膜を成長させ
、これをエツチング除去して前記ゲート電極の側部にの
み酸化膜を残す工程と、前記保Ｗ！膜を除去し後、第１
のゲート電極の露出面に第２のゲート絶縁膜を形成する
工程と、全面に導電性膜を堆積するとともにこれらをバ
ターニングして第２のゲート電極を形成する工程とを具
備したことを特徴とする。かかる本発明は、多結晶シリ
゛コン膜を形成し、その上面に該多結晶シリコン膜の保
護膜を形成した後、これら二層をバターニングして、第
１のゲート電極を形成し、その後、全面に酸化膜を成長
させてこれをエツチング除去することにより、第１のゲ
ート電極の側部にのみ酸化膜を残し、これにより第１の
ゲート電極の側部の酸化膜厚を確保するとともに、第１
のゲート電極上の保護膜を除去することにより第１のゲ
ート電極の表面を露出させ、次に熱酸化を行って、第１
のゲート電極の露出面に第２のゲート絶縁膜を形成して
後、多結晶シリコン膜を堆積して第２のゲート電極を形
成することにより、第１のゲート電極の角部での酸化膜
厚を厚くして十分な絶縁耐圧を得ることができるように
し、且つ、第１のゲート電極側壁がエツチングによりオ
ーバハングとなっても、厚い側部の酸化膜により、この
オーバハング部を埋め、これによって、第２のゲート・
電極のバターニング後において第１のゲート電極側部に
不要な多結晶シリコン膜が残留することが無いようにし
、また、第２のゲート電極上に高融点金属材料を堆積し
て低抵抗化を図る場合に第１のゲート電極側部の残存酸
化膜により、該側部での段差が緩やかな斜面を呈するこ
とを利用して、上記高融点金属材料のパターン切れが生
じないようにする。

［発明の実施例］ 以下、不揮発性メモリ（ＥＰＲＯＭ）を例にとり、本発
明の実施例について第１図（ａ）〜（０）に示す製造工
程図を参照しながら説明する。

まず、ｐ型シリコン基板１０１上に島状に素子領域を分
離するフィールド酸化膜１０２を形成し、次に基板１０
１の露出面に第１のゲート酸化膜１０３を形成した。次
に基板１０１の全面に第１の多結晶シリコン１１１０４
を堆積した後、導電性を持たせるためにこの第１の多結
晶シリコン膜１０４に例えば不純物として砒素をドープ
した。次に全面にシリコン窒化膜１０５を形成した（第
１図（ａ）図示）。このシリコン窒化膜１０５は第１の
多結晶シリコン膜１０４をエツチングする際、第１のゲ
ート電極膜厚を保つためのストッパとなる。但し、この
ストッパはシリコン窒化膜に限定されるものではなく、
次の工程で多結晶シリコン膜１０４をエツチングの保護
膜としての作用がある被膜であれば何でも良いが、ここ
では該被膜の除去の容易さからシリコン窒化膜を用いて
いる。

次に、全面にレジストを塗布し、写真蝕刻法により素子
領域の第１のゲート電極形成予定部にレジスト・パター
ン１０６を形成した（第１図（ｂ）図示）。続いて、レ
ジストパターン１０６をマスクとしてシリコン窒化膜１
０５と多結晶シリコン膜１０４を順次エツチング除去し
、第１のゲルト電極１０４′を形成した（第１図（Ｃ）
図示）。

つぎに、レジスト・パターン１０６を除去した後、熱酸
化を行って、第１のゲート電極１０４′の側壁面に酸化
膜１０７を形成した。次いで基板１０１（７）全面１．
ｍＣＶＤ法ニヨＶ）Ｓ　ｉ　０２　Ｍ！　１０８を堆積
させた後、Ｓ＋０２１１１０８の全面にポロンを、例え
ば、ｌＸ１０”Ｃｍ４程度イオン注入した（第１図（ｄ
）図示）。このイオン注入により酸化１１１０８は速く
エツチングされるようになる。そして、段差部と平坦部
ではその膜厚を較べると、段差部の方が厚いため、段差
部では平坦部膜厚より深い領域での不純物濃度が、それ
より浅い領域より低くなることから、平坦部膜厚相当分
より深い領域ではそれより浅い領域に較べ、エツチング
・レートを低く設定できる。

次いで、稀弗酸等を用いＳｉＯ２膜１０８をエツチング
除去した。この時、ＳｉＯ２膜１０８の平坦部はボロン
の不純物濃度が高く、一方、段差部では平坦部膜厚より
深い領域での不純物濃度が低いため、平坦部の膜厚分、
５１０２Ｍ１１０８をエツチングすると第１のゲート電
極１０４′の側部にのみＳｉＯ２膜１０８′が残った（
第１図（ｅ）図示）。この残存ＳｉＯ２膜１０８′の側
面は曲面を呈するので、段差部は滑らかな斜面を形成す
るようになった。

次に第１のゲート電極１０４−上のシリコン窒化膜１０
５を除去した後、熱酸化を行って、第１のゲート電極１
０４−の上面に第２のゲート酸化ｗＡ１０９を形成した
（第１図（ｆ）図示）。つづいて、基板１０１全面に第
２の多結晶シリコン膜を堆積した後、導電性を与えるた
めに、例えばリンをドープした（第１図（Ｑ）図示）。

その後は従来技術に従い、レジスト・パターンを用いて
第２の多結晶シリコン膜をバターニングし、第２のゲー
ト電極１１０およびその配線を形成し、更に該レジスト
・パターンを除去して後、これをマスクにｎ型不純物を
イオン注入し、次いでこの注入したイオンを活性化して
ソース・ドレイン領域を形成した。次に全面に層間絶縁
膜を堆積するとともに層間絶縁膜のソース、ドレイン領
域位置にコンタクト・ホールを開口し、次いで全面にア
ルミニウム堆積して後、これをバターニングし、コンタ
クト・ホールを介してソース、ドレイン領域に接続され
る配線を形成して半導体装置を完成させた。

このようにして製造された半導体装置は、第１のゲート
電極１０４−の側壁部分での酸化膜が厚く形成できるた
め、第１のゲート電極１０４′の角部での酸化膜厚を厚
く保って十分な絶縁耐圧を得ることができるようになる
他、第１のゲート電極１０４−の側壁部分での酸化膜が
厚いことから、この側壁酸化膜によりオーバハング部分
はこの側壁酸化膜により埋められ、該オーバハングの影
響がなくなる。しかも、前記第１のゲート電極１０４′
の側壁部分に残した酸化ＷＡ１０８−が曲面のスｄ−プ
を呈することから、この上に堆積された第２のゲート電
極１１０形成用の第２の多結晶シリコン膜が従来のよう
に第１のゲート電極１０４′オーバハング部下に堆積し
て、該第２の多結晶シリコン膜のエツチングに際してこ
の部分に残留しやすくなると言った欠点は無くなり、従
って、該第２の多結晶シリコン膜のエツチング加工時に
、前記残留多結晶シリコン膜除去のために要していたオ
ーバ・エッチ時間がほとんど不要になるため、第１層ゲ
ート電極１０４−下のフィールド酸化膜１０２の浸蝕を
防止できるようになる。

なお、上記実施例では第２のゲート絶縁膜材料としてＳ
　ｉ　０２　ＩＩを用いたが、第１のゲート電極１０４
′と第２のゲート電極１１０との間の絶縁耐圧を考える
と、５ｉＯｚ膜のみを用いるよりも、５ｉ０２膜上にシ
リコン窒化膜を形成した後、シリコン窒化膜表面を酸化
性雰囲気中で熱処理し、一部ヲｓ　ｉ　０２　ｍニＬり
Ｓ　ｉ　０２　＊／シｕ　コ＞窒化！！／８１０２膜の
三層構造にすることが望ましい。また、第１図（ｄ）に
おいてイオン注入を行うことにより５ｉｆ２膜１０８の
エツチング・レートを調整し、これにより段差部にＳｉ
Ｏ２膜を残すようにしたが、ＳｉＯ２膜厚は平坦部より
段差部の方が厚いため、不純物導入によるエツチング・
レート調整を行わずに、単にＲＩＥを用いてエツチング
のみ行っても、段差部の側壁部にのみ５１０２膜を残す
ことができる。

実施例２ 実施例１は第２のゲート電極１１０とその配線は多結晶
シリコン膜一層により構成したものであり、この場合、
素子の動作速度に限度がある。そこで、素子の動作速度
を向上させるため、第２の多結晶シリコン膜１１０ａ上
に高、−融点金属または高融点金属シリサイドによる高
融点金属材料１１１をスパッタ蒸着法により蒸着し、二
層化する。

すなわち、実施例２においては、第１図（ａ）〜第１図
（ｆ）に示した工程と同様な製造工程を経た後、第２の
多結晶シリコン膜１１０ａ上に高融点金属材料１１１を
スパッタ蒸着法により蒸着し、次いでこれら高融点金属
材料１１１及び第２の多結晶シリコン膜１１０ａをパタ
ーニングして高融点金属材料１１１及び第２の多結晶シ
リコン膜１１０の二層構造の第２のゲート電極１１２及
びその配線を形成しく第６図図示）、この二層構造化に
より低抵抗化を図るようにした。

このようにすると、従来構造では第１のゲート電極側壁
面部に垂直に近い段差があったため、第２のゲート電極
上に高融点金属材料を堆積して低抵抗化を図ろうとして
も、この段差部でパターン切れを生じることがあり、十
分な効果が得られなかったが、本発明によれば第１のゲ
ート電極１０４′側壁部の残存酸化膜１０８′により、
該側部での段差が緩やかな斜面を呈することから、高融
点金属材料はストレスが生じなくなり、従って、第２の
ゲート電極１１２を構成している高融点金属材料１１１
は該段差部でのパターン切れが生じなくなって、十分、
且つ確実に低抵抗化が計れるようになる。

［発明の効果］ 以上、詳述したように本発明によれば、第１のゲート電
極の角部での酸化膜厚を厚くすることができて十分な絶
縁耐圧を得ることができるようになり、且つ、第１のゲ
ート電極下の酸化膜がエツチングされて該ゲート電極下
縁がオーバハングとなることを防止でき、また、第２の
ゲート電極上に高融点金属材料を蒸着して低抵抗化を図
る場合に第１のゲート電極側部の残存酸化膜により、該
側部での段差が緩やかな斜面となるので、上記高融点金
属材料のパターン切れが生じなくなるなど信頼性の高い
半導体装置の製造方法を提供することが出来る。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明の実施例１を説明するた
めの製造工程図、第２図（ａ）〜（ｄ）は従来方法を説
明するための製造工程図、第３図は第２図（ｄ）のＡ−
Ａ断面図、第４図は従来における第１の多結晶シリコン
膜エツチング時に生じるフィールド酸化膜表面の第１の
ゲート電極付近での浸蝕の様子を説明するための図、第
５図は従来における第１のゲート電極に形成した酸化膜
の状態を示す図、第６図は本発明の実施例２の構造を示
す断面図である。 １０１・・・ｐ型シリコン基板、１０２・・・フィール
ド酸化膜、１０３・・・第１のゲート酸化膜、１０４・
・・第１の多結晶シリコン膜、１０４′・・・第１のゲ
ート電極、１０５・・・シリコン窒化膜、１０６・・・
レジスト・パターン、１０７・・・酸化膜、１０８．１
０８”・・・シリコン酸化膜、１０９・・・第２のゲー
ト酸化膜、１１０，１１２・・・第２のゲート電極、１
１０ａ・・・第２の多結晶シリコン膜、１１１・・・高
融点金属材料。 第１図 第　１　図 第２図 Ａ′第３図

Claims (4)

【特許請求の範囲】
1. （１）一導電型半導体基板の表面に島状に素子領域を分
   離するフィールド酸化膜を形成し、該素子領域の表面に
   第１のゲート絶縁膜を形成する工程と、全面に第１の多
   結晶シリコン膜を形成し、その全面に該第１の多結晶シ
   リコン膜の保護膜を形成した後、これら二層をパターニ
   ングして第１のゲート電極を形成する工程と、全面に酸
   化膜を成長させ、これをエッチング除去して前記ゲート
   電極の側部にのみ酸化膜を残す工程と、前記保護膜を除
   去した後、第１のゲート電極の露出面に第２のゲート絶
   縁膜を形成する工程と、全面に導電性膜を堆積し、これ
   をパターニングして第２のゲート電極を形成する工程と
   を具備して成る半導体装置の製造方法。
2. （２）第２のゲート電極は多結晶シリコン膜とすること
   を特徴とする特許請求の範囲第１項記載の半導体装置の
   製造方法。
3. （３）第２のゲート電極は多結晶シリコン膜とその上面
   に堆積した高融点金属材料膜の二層構造とすることを特
   徴とする特許請求の範囲第１項記載の半導体装置の製造
   方法。
4. （４）第２のゲート電極は多結晶シリコン膜とその上面
   に堆積した高融点金属シリサイド膜の二層構造とするこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   の製造方法。